조합 논리의 기능 단위. 디코더. 업무 할당

디코더 K155 ID3, K1533ID1
마이크로회로는 15개의 출력을 갖는 이진수 디코더입니다.

결론 23, 22, 21 20 - 정보 제공. 이들은 각각 1, 2, 4, 8의 비트 가중치를 갖는 이진 코드를 얻는 데 사용됩니다. 코드를 수신하면 마이크로 회로는 코드(핀 1-17)에 해당하는 십진수 출력에 논리 "0"을 설정합니다. 이때 다른 모든 출력에는 "1"이 있습니다.

위의 모든 내용은 "AND"를 통해 연결된 입력 S(핀 18, 19)에 "0"이 있는 경우에만 적용됩니다. 핀 중 하나에 "1"이 나타나면 입력 코드에 관계없이 디코더의 모든 출력이 "1"로 설정됩니다. 따라서 S 입력과 단 하나의 인버터를 사용하면 디코더 비트 깊이를 32로 쉽게 늘릴 수 있습니다.

또 다른 인버터는 비트 심도를 64로 증가시킵니다.

더 많은 수의 비트에 대한 디코더를 구해야 하는 경우 인버터 대신 미소 회로를 선택하기 위한 장치로 동일한 ID3(아래 다이어그램에서 - DD1)을 사용하는 것이 좋습니다.

코드의 가장 중요한 4개의 비트에 따라 하나 또는 다른 디코더를 활성화하여 완전한 바이트 라인(8개의 이진 입력, 256개의 십진수 출력)을 구성합니다.

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디코더 K155ID4, K555ID4, KR1533ID4
마이크로회로는 각각 2개의 입력(가중치 1-2의 이진 코드)과 4개의 출력(10진수 코드 0-3)을 가진 2개의 동일한 BCD 디코더로 구성됩니다. 디코더의 주소 지정 가능한 바이너리 입력은 병렬로 연결됩니다(마이크로 회로의 핀 3, 13).

각 디코더에는 자체 게이트 입력이 있습니다. 상단 디코더 회로에서 게이팅 입력은 "AND"를 통해 연결되며 그 목적은 ID3 칩과 유사합니다. 두 입력의 논리 "0"은 디코딩을 허용하고, "1"은 모든 디코더 출력을 "1"로 바꿉니다. . 회로의 아래쪽 디코더에는 "AND"를 통해 연결된 스트로브 입력이 있지만 그 중 하나가 반전되어 있습니다. 따라서 스트로브 입력에 신호 "1"과 "0"이 있으면 디코딩이 발생하며, 다른 조합을 사용하면 디코더의 작동이 금지됩니다(모든 출력 "1"에서). 이 구성을 사용하면 추가 요소를 사용하지 않고 단 하나의 케이스에 8용 디코더를 구축할 수 있습니다.

ID3 칩과 유사하게 ID4 칩 기반 디코더에서 비트 깊이를 쉽게 늘릴 수 있습니다.

필요한 경우 ID4 출력 수를 10개로 늘리고 간단한 논리를 사용하여 입력 4개와 출력 10개를 갖춘 불완전한 이진수 디코더로 전환할 수 있습니다.

K155 시리즈 마이크로 회로(1533, 555, 133)의 TTL 전원 핀 핀아웃을 볼 수 있습니다.

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칩 K555ID5
디코더 출력이 개방형 컬렉터 회로에 따라 조립된다는 유일한 차이점을 제외하면 155ID4와 유사합니다.

K155 시리즈 마이크로 회로(1533, 555, 133)의 TTL 전원 핀 핀아웃을 볼 수 있습니다.

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칩 K155ID1
4개의 입력과 10개의 출력을 갖춘 부분 BCD 디코더. 구별되는 특징초소형 회로 - 개방형 컬렉터가 있는 고전압 출력 스위치. 마이크로 회로에는 이진 코드를 제공하기 위한 4개의 입력과 10진수 표기법으로 수신된 코드를 표시하기 위한 10개의 출력(2개의 전원 출력 포함)의 최소 제어 기능이 있습니다.

입력은 TTL 레벨에 의해 제어됩니다. 최대 300V의 일정 또는 맥동 전압으로 구동되는 고전압 가스 방전 표시기를 사용하여 출력을 로드할 수 있습니다(실제로 마이크로 회로가 설계된 이유). 입력 3, 6에서 바이너리 코드가 수신되면 , 7, 4에서 이 코드에 해당하는 출력은 하우징(-전원 공급 장치)에 연결됩니다. 이때 다른 모든 출력은 닫힙니다(저항이 높음 - "브레이크"). 숫자 10-15에 해당하는 이진수가 입력에 제공되면(4비트 이진 입력이 이를 허용함) 마이크로 회로의 모든 출력이 비활성화됩니다. 연결 다이어그램 가스 방전 표시기 155ID1 칩에 연결하는 것은 간단합니다.

방전의 음극은 디코더의 출력에 연결되고 공통 양극은 저항 R1 (최소 22kOhm)을 통해 가스 방전 표시기의 전원 공급 장치의 플러스에 연결됩니다. 이 소스의 음극은 마이크로 회로의 음극 전원선에 연결됩니다.

K155 시리즈 마이크로 회로(1533, 555, 133)의 TTL 전원 핀 핀아웃을 볼 수 있습니다.

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칩 K555ID6
155ID1과 동일한 알고리즘을 사용하여 작동하는 불완전한 이진 십진 디코더입니다. 유일한 차이점은 ID6 출력에 TTL 레벨 "0", "1"을 생성하는 일반 스위치가 있다는 것입니다.

이진 코드를 수신하면 마이크로 회로는 해당 출력에서 ​​레벨을 "0"으로 설정하고 나머지는 "1"로 설정합니다. 입력 코드가 10-15이면 모든 출력에 "1"이 나타납니다.

K155 시리즈 마이크로 회로(1533, 555, 133)의 TTL 전원 핀 핀아웃을 볼 수 있습니다.

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칩 K555ID7, KR1533ID7, KR531ID7
3개의 입력과 8개의 출력을 갖춘 풀 BCD 디코더. 입력은 3자리 이진 코드를 제공하는 데 사용되며, 출력은 해당 십진수를 출력하는 데 사용됩니다(활성 레벨은 낮음).

출력 신호를 스트로브하기 위해 3개의 입력 S가 "AND"를 통해 연결되며, 그 중 2개는 반대입니다. 입력에 각각 4, 5, 6 레벨 "0", "0", "1"이 있는 경우 디코딩이 허용되며, 다른 조합을 사용하면 디코더의 모든 출력에 높은 레벨이 설정됩니다. 고급 게이팅 제어 덕분에 디코더를 결합하여 추가 요소가 거의 또는 전혀 없이 비트 심도를 높일 수 있습니다. 예를 들어, 아래에는 하나의 추가 인버터만 사용하는 32비트 디코더 회로가 있습니다.

K155 시리즈 마이크로 회로(1533, 555, 133)의 TTL 전원 핀 핀아웃을 볼 수 있습니다.

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칩 K155ID10, K555ID10
4개의 입력과 10개의 출력을 갖춘 부분 이진 십진 디코더입니다.

핀 위치 및 작동 논리 측면에서 K155ID6 마이크로 회로와 유사하지만 ID10 출력은 개방형 컬렉터 회로에 따라 이루어지며 출력 스위치는 상당히 큰 출력 전류를 위해 설계되었습니다. 낮은 출력 레벨에서 555 시리즈 디코더 키는 최대 24mA, 155 및 133 시리즈(최대 80mA)의 전류를 유지할 수 있습니다. 모든 시리즈의 출력이 꺼지면 해당 시리즈의 전압이 15V에 도달할 수 있으므로 저전력 전자기 릴레이에 직접 전원을 공급할 수 있습니다.

K155 시리즈 마이크로 회로(1533, 555, 133)의 TTL 전원 핀 핀아웃을 볼 수 있습니다.

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마이크로 회로 KR531ID14, KR1533ID14
각각 2비트 입력과 4비트 10진수 출력을 갖춘 2개의 전체 BCD 디코더.

두 자리 이진 코드가 입력에 적용되면 해당 십진 코드가 디코더의 해당 출력에 설정됩니다. 두 디코더의 입력은 직접이고 출력은 반대입니다. 또한, 각 디코더는 별도의 신호 S(역 입력)로 게이트됩니다. 스트로브 입력이 '0'이면 디코더가 동작하고, 레벨이 높으면 모든 출력을 '1' 상태로 전환합니다.

모든 디코더와 마찬가지로 KR1533(531)ID14는 캐스케이드로 연결되어 비트 용량을 늘릴 수 있습니다. 아래 그림은 2개의 KR531ID14 하우징으로 구성된 4개의 입력과 12개의 출력을 갖춘 불완전한 디코더의 다이어그램을 보여줍니다.

K155 시리즈 마이크로 회로(1533, 555, 133)의 TTL 전원 핀 핀아웃을 볼 수 있습니다.

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논리 장치는 조합형과 순차형의 두 가지 클래스로 구분됩니다.

장치 이름은 조합의, 특정 시점의 출력 신호가 해당 시점에 발생하는 입력 신호에 의해 고유하게 결정되는 경우.

그렇지 않으면 해당 장치를 순차 또는 유한 상태 기계(디지털 기계, 메모리가 있는 기계)라고 합니다. 순차 장치에는 반드시 메모리 요소가 있습니다. 이러한 요소의 상태는 입력 신호의 기록에 따라 달라집니다. 직렬 장치의 출력 신호는 입력에서 사용 가능한 신호에 의해서만 결정되는 것이 아닙니다. 이 순간시간뿐만 아니라 메모리 요소의 상태도 마찬가지입니다. 따라서 특정 입력 신호에 대한 직렬 장치의 응답은 작동 내역에 따라 달라집니다.

조합 장치와 순차 장치 중에서 실제로 가장 널리 사용되는 것은 일반적인 장치입니다.

암호화기

엔코더는 10진수를 2진수 시스템으로 변환하는 조합 장치로, 각 입력에 10진수를 할당할 수 있으며 출력 논리 신호 세트는 특정 2진수 코드에 해당합니다. 인코더는 영어 코더에서 유래한 "코더"라고도 하며, 예를 들어 푸시 버튼 제어판의 키보드에 입력된 10진수를 2진수로 변환하는 데 사용됩니다.

입력 수가 너무 많아서 인코더가 출력 신호의 가능한 모든 조합을 사용하는 경우 해당 인코더를 전부는 아니지만 불완전이라고 부릅니다. 완전한 인코더의 입력 및 출력 수는 n = 2m 관계로 관련됩니다. 여기서 n은 입력 수이고 m은 출력 수입니다.

따라서 키패드 코드를 4자리 이진수로 변환하려면 10개의 입력만 사용하면 충분합니다. 가능한 입력 16(n = 2 4 = 16)과 같으므로 10x4 인코더(10에서 4까지)는 불완전합니다.

10비트 단위 코드(0에서 9까지의 십진수)를 이진 코드로 변환하기 위해 인코더를 구성하는 예를 생각해 보겠습니다. 논리 1에 해당하는 신호는 주어진 시간에 하나의 입력에만 공급된다고 가정합니다. 상징그러한 인코더와 코드 대응표가 그림 1에 나와 있습니다. 3.35.

이 대응표를 사용하여 일부 출력 변수의 단위에 해당하는 입력 변수를 논리합에 포함하는 논리식을 작성합니다. 따라서 논리 "1"이 입력 X 1, X 3, X 5, X 7 또는 X 9에 있을 때 출력 1에는 논리 "1"이 있습니다. 즉, y 1 = X 1 + 엑스 3 + 엑스 5 + 엑스 7 + 엑스 9

마찬가지로 y 2 = X 2 + X 3 + X 6 + X 7 y 3 = X 4 + X 5 + X 6 + X 7 y 4 = X 8 + X 9를 얻습니다.

그림에서 상상해 보자. 3.36 OR 요소를 사용하는 인코더의 다이어그램.
실제로는 우선순위 인코더가 자주 사용됩니다. 이러한 인코더에서 이진수의 코드는 "1" 신호가 적용되는 입력의 가장 높은 번호에 해당합니다. 즉, 신호는 여러 입력에서 우선 순위 인코더로 전송될 수 있으며 숫자의 코드를 설정합니다. 출력에서 가장 높은 입력에 해당합니다.

K555(TTLSh) 마이크로 회로 시리즈의 우선 순위 인코더(우선 순위 인코더) K555IVZ를 예로 들어 보겠습니다(그림 3.37).

인코더에는 PR l, ..., PR 9로 지정된 9개의 역 입력이 있습니다. 약어 PR은 우선순위를 나타냅니다. 인코더에는 4개의 역 출력 B l, ..., B 8이 있습니다. 약어 B는 "버스"를 의미합니다. 숫자는 이진수의 해당 비트에서 활성 레벨(0)의 값을 결정합니다. 예를 들어, B 8은 이 출력의 0이 숫자 8에 해당함을 의미합니다. 분명히 이것은 불완전한 인코더입니다.

모든 입력이 논리 1이면 모든 출력도 논리 1이 되며, 이는 소위 역 코드(1111)의 숫자 0에 해당합니다. 하나 이상의 입력에 논리 0이 있는 경우 출력 신호의 상태는 논리 0이 있는 입력의 가장 높은 번호에 의해 결정되며, 더 낮은 번호를 갖는 입력의 신호에 의존하지 않습니다.

예를 들어, 입력 PR 1이 논리 0이고 다른 모든 입력이 논리 1이면 출력에는 V 1 − 0, V 2 − 1, V 4 − 1, V 8 − 1 신호가 있습니다. 역코드(1110)에서 숫자 1로 변환합니다.

PR 9 입력이 논리 0인 경우 다른 입력 신호와 관계없이 출력에서 ​​다음 신호를 사용할 수 있습니다. V 1 − 0, V 2 − 1, V 4 − 1, V 8 − 0. 역코드(0110)의 9번.

인코더의 주요 목적은 신호 소스의 수를 코드(예: 특정 키보드에서 누른 버튼의 수)로 변환하는 것입니다.

디코더

복합기기라고 합니다, 이는 n비트 이진 코드를 이진 코드에 해당하는 십진수를 갖는 출력에 나타나는 논리 신호로 변환합니다. 소위 완전한 디코더의 입력 및 출력 수는 m= 2n 관계로 관련됩니다. 여기서 n은 입력 수이고 m은 출력 수입니다. 디코더가 불완전한 수의 출력을 사용하는 경우 이러한 디코더를 불완전이라고 합니다. 따라서 예를 들어 4개의 입력과 16개의 출력이 있는 디코더는 완성되지만 출력이 10개만 있으면 불완전합니다.

예를 들어 K555 시리즈의 K555ID6 디코더를 살펴보겠습니다(그림 3.38).

디코더에는 A 1, ..., A 8로 지정된 4개의 직접 입력이 있습니다. 약어 A는 "주소"(영어 주소에서 유래)를 나타냅니다. 이러한 입력을 주소 입력이라고 합니다. 숫자는 이진수의 해당 숫자에서 활성 레벨(1)의 값을 결정합니다. 디코더에는 10개의 역 출력 Y 0, ..., Y 9가 있습니다. 숫자는 입력에서 주어진 이진수에 해당하는 십진수를 정의합니다. 분명히 이 디코더는 불완전합니다.

활성 레벨(0)의 값은 입력의 이진수에 의해 결정된 십진수와 동일한 숫자를 갖는 출력입니다. 예를 들어, 모든 입력이 논리 0이면 출력 Y 0은 논리 0이고 나머지 출력은 논리 1입니다. 입력 A 2에 논리 1이 있고 다른 입력에 논리 0이 있으면 출력 Y 2에 논리 0이 있고 다른 출력에는 논리 0이 있습니다. 입력이 9보다 큰 이진수인 경우(예를 들어 모든 입력은 이진수 1111 및 십진수 15에 해당하는 1입니다.) 모든 출력은 논리 1입니다.

디코더는 널리 사용되는 논리 장치 중 하나입니다. 다양한 조합 장치를 만드는 데 사용됩니다.

고려된 암호화기와 해독기는 가장 간단한 코드 변환기의 예입니다.

코드 변환기

일반적으로 하나의 코드를 다른 코드로 변환하도록 설계된 장치이며, 비표준 코드 변환을 수행하는 경우가 많습니다. 코드 변환기는 X/Y로 지정됩니다.

3요소 - 5요소 코드 변환기의 예를 사용하여 변환기 구현의 특징을 고려해 보겠습니다. 그림 1에 표시된 코드 대응표를 구현해야 한다고 가정해 보겠습니다. 3.39.

여기서 N은 입력된 바이너리 코드에 해당하는 10진수를 의미한다. 코드 변환기는 종종 디코더-인코더 회로를 생성합니다. 디코더는 입력 코드를 십진수로 변환한 다음 인코더가 출력 코드를 생성합니다. 이 원리에 따라 생성된 변환기의 다이어그램이 그림 1에 나와 있습니다. 3.40, 매트릭스 다이오드 인코더가 사용됩니다. 이러한 변환기의 작동 원리는 매우 간단합니다. 예를 들어, 디코더의 모든 입력이 논리 "O"이면 출력 0에 논리 "1"이 나타나 출력 4와 5, 즉 코드의 첫 번째 줄에 "1"이 나타납니다. 대응 테이블이 구현되었습니다.


업계에서 생산 다수의 암호화기, 해독기스트로브가 있는 4×16 디코더(K555IDZ), 7×5 LED 매트릭스 제어용 코드 변환기(K155ID8), 눈금 표시기 제어용 코드 변환기(K155ID15) 등과 같은 코드 변환기가 있습니다.

해독기를 사용하면 한 유형의 이진 코드를 다른 유형으로 변환할 수 있습니다. 예를 들어, 위치 이진수를 선형 8진수 또는 16진수로 변환합니다. 변환은 진리표에 설명된 규칙에 따라 수행되므로 디코더를 구성하는 것은 어렵지 않습니다. 디코더를 구축하려면 규칙을 사용할 수 있습니다.

십진수 디코더

이진 코드에서 십진 코드로 디코더 회로를 개발하는 예를 고려해 보겠습니다. 10진수 코드는 일반적으로 10진수당 1비트로 표시됩니다. 십진수 코드에는 10개의 숫자가 있으므로 소수점 한 자리를 표시하려면 10개의 디코더 출력이 필요합니다. 이 핀의 신호가 적용될 수 있습니다. 가장 간단한 경우에는 LED 위에 표시된 숫자에 서명하면 됩니다. 십진수 디코더의 진리표는 표 1에 나와 있습니다.

1 번 테이블.십진 디코더 진리표.

입력				출구
8	4	2	1	0	1	2	3	4	5	6	7	8	9
0	0	0	0	1	0	0	0	0	0	0	0	0	0
0	0	0	1	0	1	0	0	0	0	0	0	0	0
0	0	1	0	0	0	1	0	0	0	0	0	0	0
0	0	1	1	0	0	0	1	0	0	0	0	0	0
0	1	0	0	0	0	0	0	1	0	0	0	0	0
0	1	0	1	0	0	0	0	0	1	0	0	0	0
0	1	1	0	0	0	0	0	0	0	1	0	0	0
0	1	1	1	0	0	0	0	0	0	0	1	0	0
1	0	0	0	0	0	0	0	0	0	0	0	1	0
1	0	0	1	0	0	0	0	0	0	0	0	0	1

디코더 칩은 그림 2의 회로도에 나와 있습니다. 이 그림은 이진수 십진 디코더의 지정을 보여줍니다. 회로도이는 그림 1에 나와 있습니다.

그림 2. 이진 십진 디코더의 그래픽 지정

똑같은 방법으로 다른 디코더(디코더)에 대한 회로도를 얻을 수 있습니다. 가장 일반적인 체계는 8진수 및 16진수 해독기입니다. 이러한 디코더는 현재 실제로 디스플레이에 사용되지 않습니다. 기본적으로 이러한 디코더는 더 복잡한 디지털 모듈의 구성 요소로 사용됩니다.

7세그먼트 디코더

10진수와 16진수를 표시하는 데 자주 사용됩니다. 영상 7세그먼트 표시기해당 세그먼트의 이름은 그림 3에 나와 있습니다.

그림 3. 7개 세그먼트 표시기 이미지 및 해당 세그먼트 이름

이러한 표시기에 숫자 0을 표시하려면 세그먼트 a, b, c, d, e, f를 켜면 충분합니다. 숫자 "1"을 표시하기 위해 세그먼트 b와 c가 켜집니다. 똑같은 방법으로 다른 모든 10진수 또는 16진수 이미지를 얻을 수 있습니다. 이러한 이미지의 모든 조합을 7세그먼트 코드라고 합니다.

이진 코드를 7세그먼트 코드로 변환할 수 있는 디코더용 진리표를 만들어 보겠습니다. 세그먼트가 0 전위에서 점화되도록 하십시오. 그러면 7세그먼트 디코더의 진리표는 표 2에 표시된 형식을 취하게 됩니다. 디코더 출력의 신호의 특정 값은 마이크로 회로의 출력에 따라 달라집니다. 나중에 표시하는 장에서 이 다이어그램을 살펴보겠습니다. 다양한 방식정보.

표 2. 7세그먼트 디코더의 진리표

입력				출구
8	4	2	1	ㅏ	비	씨	디	이자형	에프	g
0	0	0	0	0	0	0	0	0	0	1
0	0	0	1	1	0	0	1	1	1	1
0	0	1	0	0	0	1	0	0	1	0
0	0	1	1	0	0	0	0	1	1	0
0	1	0	0	1	0	0	1	1	0	0
0	1	0	1	0	1	0	0	1	0	0
0	1	1	0	0	1	0	0	0	0	0
0	1	1	1	0	0	0	1	1	1	1
1	0	0	0	0	0	0	0	0	0	0
1	0	0	1	0	0	0	0	1	0	0

임의의 진리표로부터 임의의 진리표를 구성하는 원리에 따라 표 2에 주어진 진리표를 구현하는 7세그먼트 디코더의 개략도를 얻습니다. 이번에는 개발 과정을 자세히 설명하지 않겠습니다. 회로. 7세그먼트 디코더의 결과 회로도는 그림 4에 나와 있습니다.

특허 RU 2559705 소유자:

본 발명은 컴퓨터 기술, 자동화 분야에 관한 것으로 다양한 디지털 구조 및 자동 제어 시스템, 정보 전송 등에 사용될 수 있습니다.

다양한 컴퓨팅 및 제어 시스템에서 디코더는 널리 사용되며 트랜지스터-트랜지스터 및 이미터 결합 논리를 기반으로 구현되며 부울 대수의 법칙에 따라 작동하고 두 가지 출력 논리 상태 "0"과 "1"을 갖습니다. 낮은 잠재력과 높은 잠재력. 고전적인 디코더 아키텍처는 기사와 책으로 출판되었으며 마이크로 회로는 상업적으로 생산되었습니다.

이 클래스 디코더의 중요한 단점은 잠재적인 이진 신호를 사용하는 논리 요소가 다중 계층 구조를 가지며 이는 현대 저전압 기술 프로세스에서 사용이 불가능하거나 비효율적이며 작동 모드의 비선형성을 갖는다는 것입니다. 논리 요소 및 입력 신호의 구조 매개변수의 요소 및 중요도. 궁극적으로 이로 인해 알려진 암호 해독기의 성능이 저하됩니다.

처리 장치로서 디지털 정보입력 전류 변수의 논리적 처리 기능을 구현하는 전류 미러를 기반으로 구현된 입력 논리 변수(전류)를 변환하기 위한 트랜지스터 캐스케이드도 사용됩니다.

이 클래스의 알려진 회로의 중요한 단점은 "00", "01", "10", "11"의 네 가지 상태를 갖는 두 개의 입력 전류 신호를 네 개의 출력 전류 신호로 변환하는 기능을 구현하지 않는다는 것입니다. . 이는 선형 대수의 원리에 따라 작동하는 현재 변수를 사용하여 신호 처리 도구에 대한 완전한 기반을 생성하는 것을 허용하지 않습니다.

이 응용 프로그램의 공동 저자의 논문뿐만 아니라 저작에서도 부울 대수는 보다 일반적인 선형 대수의 특별한 경우이며 컴퓨팅 및 논리 자동화 장치의 구조에서 실제로 구현되는 것으로 나타났습니다. 새로운 세대에서는 표준 논리 신호와 동등한 것이 현재 양자 Ι 0인 2값 및 다중 값 내부 표현 신호가 있는 논리를 기반으로 구현된 특수 요소 기반의 생성이 필요합니다. 청구된 장치 "2 in 4 디코더"는 이러한 유형의 논리 장치에 속하며 입력 전류 신호와 함께 작동하고 출력 전류 신호를 생성합니다.

청구된 장치의 가장 가까운 프로토타입은 미국 특허 5742154에 제시된 논리 장치 "Decoder 2 in 4"로, 장치의 첫 번째 1 및 두 번째 논리 입력, 첫 번째 3, 두 번째 4, 세 번째 5, 장치의 네 번째 6개 전류 논리 출력, 첫 번째 7개, 두 번째 8개 및 세 번째 9개 출력 트랜지스터(베이스가 결합되어 첫 번째 10개 바이어스 전압 소스에 연결됨), 네 번째 11개, 다섯 번째 12개 및 여섯 번째 13개 출력 트랜지스터 다른 유형의 전도성, 베이스가 결합되어 두 번째 14 바이어스 전압 소스에 연결되고, 첫 번째 7 출력 트랜지스터의 이미터가 네 번째 11 출력 트랜지스터의 이미터에 연결되고, 두 번째 8 출력 트랜지스터의 이미터는 다음과 같습니다. 다섯 번째 12 출력 트랜지스터의 이미터에 연결되고, 세 번째 9 출력 트랜지스터의 이미터는 여섯 번째 13 출력 트랜지스터의 이미터에 연결되고, 장치의 처음 3 전류 논리 출력은 첫 번째 7 출력의 컬렉터에 연결됩니다. 트랜지스터, 두 번째 4 장치의 현재 논리 출력은 세 번째 9 출력 트랜지스터의 컬렉터에 연결되고, 네 번째 11 출력 트랜지스터의 컬렉터는 장치의 세 번째 5 전류 논리 출력에 연결되고, 여섯 번째의 컬렉터 13 출력 트랜지스터는 장치의 네 번째 6 전류 논리 출력에 연결되고 첫 번째 15 및 두 번째 16 전류 미러는 첫 번째 17 전원 공급 장치 버스와 일치하고 세 번째 18 전류 미러는 두 번째 19 전원 공급 장치 버스와 일치하며 보조 기준 전류원 20.

제안된 발명의 주요 목적은 다음과 같습니다. 논리 요소 2개의 입력 논리 변수 상태에 대한 디코딩과 현재 형식의 4개 출력 신호 형성을 제공합니다. 궁극적으로 이는 제안된 디코더를 사용하여 알려진 정보 변환 장치의 성능을 향상시키고 다치 선형 대수의 원리에 따라 작동하는 컴퓨팅 장치의 기본 기반을 생성하는 것을 가능하게 합니다.

문제는 장치의 처음 1개와 두 번째 2개의 논리 입력, 첫 번째 3, 두 번째 4, 세 번째 5, 장치의 네 번째 6개 전류 논리 출력, 첫 번째 7개, 두 번째 8개 및 세 번째 9개 출력 트랜지스터(베이스가 결합되어 첫 번째 10개 바이어스 전압 소스에 연결됨), 네 번째 11개, 다섯 번째 12개 및 여섯 번째 13개 출력 트랜지스터 다른 유형의 전도성, 베이스가 결합되어 두 번째 14 바이어스 전압 소스에 연결되고, 첫 번째 7 출력 트랜지스터의 이미터가 네 번째 AND 출력 트랜지스터의 이미터에 연결되고, 두 번째 8 출력 트랜지스터의 이미터가 연결됩니다. 다섯 번째 12 출력 트랜지스터의 에미터에 연결되고, 세 번째 9 출력 트랜지스터의 에미터는 여섯 번째 13 출력 트랜지스터의 에미터에 연결되고, 장치의 처음 3 전류 논리 출력은 첫 번째 7의 컬렉터에 연결됩니다. 출력 트랜지스터, 장치의 두 번째 4 전류 논리 출력은 세 번째 9 출력 트랜지스터의 컬렉터에 연결되고, 네 번째 11 출력 트랜지스터의 컬렉터는 장치의 세 번째 5 전류 논리 출력에 연결되며, 컬렉터 여섯 번째 13 출력 트랜지스터는 장치의 네 번째 6 전류 논리 출력에 연결되고, 첫 번째 15 및 두 번째 16 전류 미러는 첫 번째 17 전원 공급 장치 버스와 일치하고 세 번째 18 전류 미러는 두 번째 19 전원 공급 장치 버스와 일치하며, 보조 기준 전류원 20, 새로운 요소 및 연결이 제공됩니다. 장치의 첫 번째 1 논리 입력은 세 번째 18 전류 미러의 입력에 연결되고 장치의 두 번째 2 논리 입력은 첫 번째 15의 입력에 연결됩니다. 전류 미러, 첫 번째 15 전류 미러의 첫 번째 21 전류 출력은 두 번째 8 및 다섯 번째 12 출력 트랜지스터의 결합 이미터에 연결되고 보조 기준 전류 소스 20을 통해 두 번째 19 전원 공급 버스에 연결되고 두 번째 22 첫 번째 15개 전류 미러의 전류 출력은 첫 번째 7개 및 네 번째 11개 출력 트랜지스터의 결합된 이미터에 연결되고 세 번째 18개 전류 미러의 첫 번째 23개 전류 출력에 연결되고, 두 번째 8개 출력 트랜지스터의 컬렉터는 입력에 연결됩니다. 두 번째 16 전류 미러의 전류 출력은 세 번째 9 및 여섯 번째 13 출력 트랜지스터의 결합된 이미터에 연결되고 세 번째 18 전류 미러의 두 번째 24 전류 출력과 다섯 번째 12의 컬렉터에 연결됩니다. 출력 트랜지스터는 두 번째 19 전원 공급 장치 버스에 연결됩니다.

프로토타입 논리 장치의 개략도가 도 1에 도시되어 있다. 1. 그림에서. 도 2는 청구범위의 단락 1에 따라 청구된 장치의 다이어그램을 보여준다.

그림에서. 도 3은 청구범위의 2절, 3절, 4절에 따라 청구된 장치의 다이어그램을 보여줍니다.

그림에서. 도 4는 도 1의 개략도를 도시한다. 3은 주요 기능 단위(전류 미러, 기준 전류 소스)를 구체적으로 구현한 MS9 컴퓨터 모델링 환경입니다.

그림에서. 그림 5는 그림 1의 회로에 대한 컴퓨터 시뮬레이션 결과를 보여준다. 4.

논리 장치 “2 by 4 디코더” 그림. 2에는 장치의 첫 번째 1 및 두 번째 2 논리 입력, 장치의 첫 번째 3, 두 번째 4, 세 번째 5, 네 번째 6 현재 논리 출력, 첫 번째 7, 두 번째 8 및 세 번째 9 출력 트랜지스터가 포함되어 있으며 그 베이스는 다음과 같습니다. 첫 번째 10 바이어스 전압 소스에 결합되어 연결되고, 네 번째 11, 다섯 번째 12 및 여섯 번째 13 출력 트랜지스터는 서로 다른 전도성 유형을 가지며, 그 베이스는 결합되어 두 번째 14 바이어스 전압 소스에 연결되고, 첫 번째 에미터는 7 출력 트랜지스터는 네 번째 11 출력 트랜지스터의 에미터에 연결되고, 두 번째 8 출력 트랜지스터의 에미터는 다섯 번째 12 출력 트랜지스터 트랜지스터의 에미터에 연결되며, 세 번째 9 출력 트랜지스터의 에미터는 의 에미터에 연결됩니다. 여섯 번째 13 출력 트랜지스터, 장치의 첫 번째 3 전류 논리 출력은 첫 번째 7 출력 트랜지스터의 컬렉터에 연결되고, 장치의 두 번째 4 전류 논리 출력은 세 번째 9 출력 트랜지스터의 컬렉터에 연결되고, 컬렉터 네 번째 11 출력 트랜지스터는 장치의 세 번째 5 전류 논리 출력에 연결되고, 여섯 번째 13 출력 트랜지스터의 컬렉터는 장치의 네 번째 6 전류 논리 출력에 연결되며, 첫 번째 15 및 두 번째 16 전류 미러는 일치합니다. 첫 번째 17 전원 공급 장치 버스를 사용하면 세 번째 18 전류 미러는 두 번째 19 전원 공급 버스, 보조 기준 전류 소스 20과 일치합니다. 장치의 첫 번째 1 논리 입력은 세 번째 18 전류 미러의 입력에 연결됩니다. 장치의 두 번째 2 논리 입력은 첫 번째 15 전류 미러의 입력에 연결되고, 첫 번째 15 전류 미러의 첫 번째 21 전류 출력은 두 번째 8 및 다섯 번째 12 출력 트랜지스터의 결합된 이미터에 연결되고 보조 기준을 통해 연결됩니다. 전류 소스 20은 두 번째 19 전원 공급 버스에 연결되고, 첫 번째 15 전류 미러의 두 번째 22 전류 출력은 첫 번째 7 및 네 번째 11 출력 트랜지스터의 결합 이미터에 연결되고 세 번째 전류 미러의 첫 번째 23 전류 출력에 연결됩니다. 18 전류 미러, 두 번째 8 출력 트랜지스터의 컬렉터는 두 번째 16 전류 미러의 입력에 연결되고 전류 출력은 세 번째 9 및 여섯 번째 13 출력 트랜지스터의 결합된 이미터에 연결되고 세 번째 18 전류 미러의 두 번째 24 전류 출력과 다섯 번째 12 출력 트랜지스터의 컬렉터는 두 번째 19 전원 공급 장치 버스에 연결됩니다.

그림에서. 청구범위의 단락 2에 따라 3, 장치의 첫 번째 1 논리 입력은 첫 번째 26 추가 전류 미러의 형태로 만들어진 첫 번째 추가 반전 스테이지를 통해 세 번째 18 전류 미러의 입력에 연결됩니다. 전원의 첫 번째 17 버스.

그림에서. 청구항 3에 따르면, 네 번째 11 출력 트랜지스터의 컬렉터는 두 번째 추가 반전 스테이지를 통해 장치의 세 번째 5 전류 논리 출력에 연결되며, 두 번째 추가 전류 미러의 형태로 만들어지며 일치합니다. 두 번째 19 전원 공급 장치 버스로.

또한, 도 1에서는 청구항의 단락 4에 따라 3, 여섯 번째 13 출력 트랜지스터의 컬렉터는 세 번째 추가 반전 스테이지를 통해 장치의 네 번째 6 전류 논리 출력에 연결되며, 이는 세 번째 28 추가 전류 미러의 형태로 만들어지며 일치합니다. 전원의 두 번째 19 버스로.

전류 입력 및 출력을 사용하여 제안된 디코더 회로의 작동을 고려해 보겠습니다(그림 1). 2.

2-4 디코더는 잘 알려진 기능을 구현합니다.

여기서 A 0 , A̅ 0 은 그림 장치의 입력 1에서 직접 및 역 신호입니다. 2,

A 1 , A̅ 1 - 그림 장치의 입력 2에서 직접 및 역 신호. 2.

선형 대수학 구현의 특징은 이러한 목적으로 잘린 차분 연산을 사용하는 것입니다.

그 진리표는 아래에 나와 있습니다.

표에 따르면 입력 변수 값의 4가지 가능한 조합 중 함수의 단일 값은 A 0 > A 1 조건에 해당하는 하나의 조합에만 해당합니다. 진리표에 직접 및 역 입력 변수를 지정하면 입력 변수 값의 가능한 조합 중 하나에 해당하는 단일 함수 값을 얻을 수 있습니다.

이 연산을 적용하면 디코더의 논리 기능이 다음과 같이 표현됩니다.

이러한 작업의 구현은 다음과 같이 수행됩니다.

입력 변수 A 0 및 A 1의 신호는 논리 입력 1 및 2를 통해 첫 번째 15개 및 세 번째 18개 전류 미러에 공급되며 이를 통해 지정된 신호가 곱해지고 해당 신호의 부호가 변경됩니다. 이 경우, 신호 A 0은 나가는 전류의 형태(즉, A 0의 형태)로 전송되고, 제3 전류 미러(18)를 사용하여 들어오는 전류(즉, -A 0의 형태)로 변환됩니다. A 1 은 유입 전류의 형태(즉, -A 1 형태)로 직접 공급되고, 제1 전류 미러(15)의 도움으로 유출 전류(즉, A 1 형태)로 변환된다.

제1 전류 미러(15)의 출력(22)과 제3 전류 미러(18)의 출력(23) 사이의 연결 지점에서 동작 A1-A0이 구현된다. 차신호는 트랜지스터(7 및 11)의 결합된 이미터에 공급되며, 그 작동 모드는 첫 번째(10) 및 두 번째(14) 바이어스 전압원에 의해 설정됩니다.

차이 신호가 양수인 경우, 즉 A 0 -A 1 > 0, 트랜지스터 7은 닫히고 트랜지스터 11은 열려 있으며 -(A 0 -A 1) = A 1 -A 0에 해당하는 유입 전류 양자가 출력 5에서 발행되어 식 (2)를 구현합니다. . 현재 퀀텀 값의 다른 조합의 경우 출력 5에는 전류가 없습니다.

A 0 -A 1 ≤0이면 트랜지스터 7은 열려 있고 트랜지스터 11은 닫혀 있으며 A 0 -A 1에 해당하는 흐르는 전류의 양자가 출력 3에서 발행되어 식(3)을 구현합니다. 현재 퀀텀 값의 다른 조합의 경우 출력 3에는 전류가 없습니다.

제1 전류 미러의 출력(21)과 보조 기준 전류원(20) 사이의 연결점에서 A1-1이 감해진다. 차동 신호는 트랜지스터(8 및 12)의 결합된 이미터에 공급되며, 그 작동 모드는 첫 번째(10) 및 두 번째(14) 바이어스 전압 소스에 의해 설정됩니다. 차이 신호가 양수인 경우, 즉 A 1 -1 > 0이면 트랜지스터 8은 닫혀 있고, 트랜지스터 12는 열려 있습니다. 차이 신호가 0보다 작거나 같으면, 트랜지스터(8)는 개방되고 트랜지스터(12)는 폐쇄된다.

첫 번째 경우에는 트랜지스터(12)를 통한 신호가 접지로 단락됩니다. 두 번째 경우에 나가는 차 전류 A 1 -1의 양자는 세 번째 전류 미러 16의 도움으로 나가는 전류 1-A 1의 양자로 변환되고 들어오는 전류 양자 -A 0이 여기에서 뺍니다. . 차 신호는 트랜지스터(9 및 13)의 결합된 이미터에 공급되며, 그 작동 모드는 첫 번째(10) 및 두 번째(14) 바이어스 전압원에 의해 설정됩니다. 차이 신호가 양수인 경우, 즉 트랜지스터 9는 닫혀 있고 트랜지스터 13은 열려 있습니다. 이 경우, 차신호 (1-A 1)-A 0 은 흐르는 전류 양자의 형태로 출력 6으로 출력되어 식 (4)가 실현된다. 현재 퀀타 값의 다른 조합의 경우 출력 4에는 전류가 없습니다.

세부 사항 이 장치의는 전류 유입(출력 3과 4에서)과 유출(출력 5와 6에서) 전류의 양 형태로 출력 신호를 표현한 것입니다. 동일한 방향의 모든 출력 신호가 필요한 경우, 도 1에 도시된 디코더 회로는 다음과 같다. 3. 그림의 다이어그램과의 차이점 도 2는 트랜지스터(11 및 13)의 콜렉터가 입력에 연결되고 출력이 디코더의 출력 5 및 6인 두 개의 추가 전류 미러(27 및 28)를 사용하는 것입니다. 결과적으로 모든 출력 신호는 들어오는 현재 양자로 표시됩니다.

위의 설명에서 알 수 있듯이, "2 in 4 디코더" 장치의 구현은 현재 양자의 차이 10을 형성하여 선형 대수 법칙에 따라 표준 논리 함수의 형태로 수행됩니다. 전류 미러의 요소를 사용하면 많은 경우 공급 전압을 줄일 수 있으며 해당 회로의 모든 요소가 활성 모드에서 작동하므로 스위칭 과정에서 포화가 발생하지 않으며 장치의 전체 성능이 향상됩니다. 전류 양자 I 0의 안정적인 값을 사용하고 이러한 전류의 차이로 출력 신호를 결정하면 회로 기능이 외부 불안정 요인(공급 전압 편차, 방사선 및 온도 영향, 공통 모드 간섭 등).

그림에 표시됩니다. 9, 그림. 그림 10에서 시뮬레이션 결과는 제안된 회로의 표시된 특성을 확인한다.

따라서 "2 in 4 디코더" 논리 장치의 고려된 회로 솔루션은 신호의 이진 전류 표현을 특징으로 하며 선형 대수(부울 대수)를 사용하는 컴퓨팅 및 제어 장치의 기초로 사용할 수 있습니다. .

서지

1. 특허 US 6243319 B1, 그림. 13.

2. 미국 특허 5604712 A.

3. 미국 특허 4514829 A.

4. 특허 미국 20120020179 A1.

5. 특허 US 6920078 B2.

6. 특허 US 6324117 B1, 그림. 삼.

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13. 미국 특허 8159304, 그림. 5.

14. 미국 특허 번호 5977829, 그림. 1.

15. 미국 특허 번호 5789982, 그림. 2.

16. 미국 특허 번호 5140282.

17. 미국 특허 번호 6624701, 그림. 4.

18. 미국 특허 번호 6529078.

19. 미국 특허 번호 5734294.

20. 미국 특허 번호 5557220.

21. 미국 특허 번호 6624701.

22. RU 특허 번호 2319296.

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26. 미국 특허 6556075, 그림. 2.

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31. 체르노프 N.I. ASOIU 디지털 구조의 선형 합성" // 지도 시간. - 타간로그: TRTU, 2004 - 118 p.

1. 장치의 첫 번째(1) 및 두 번째(2) 논리 입력, 장치의 첫 번째(3), 두 번째(4), 세 번째(5), 네 번째(6) 논리 출력을 포함하는 2x4 디코더 , 제1(7), 제2(8) 및 제3(9)개의 출력 트랜지스터를 베이스로 결합하여 제1(10) 바이어스 전압원에 연결하고, 제4(11), 제5(12) 및 제6을 출력 트랜지스터로 한다. (13) 다른 전도성 유형의 출력 트랜지스터, 베이스가 결합되어 두 번째(14) 바이어스 전압 소스에 연결되고, 첫 번째(7) 출력 트랜지스터의 이미터는 네 번째(11)의 이미터에 연결됩니다. ) 출력 트랜지스터, 두 번째(8) 출력 트랜지스터의 이미터는 다섯 번째(12) 출력 트랜지스터의 이미터에 연결되고, 세 번째(9) 출력 트랜지스터의 이미터는 여섯 번째(13) 출력 트랜지스터의 이미터에 연결됩니다. 트랜지스터, 장치의 첫 번째(3) 전류 논리 출력은 첫 번째(7) 출력 트랜지스터의 컬렉터에 연결되고, 장치의 두 번째(4) 전류 논리 출력은 세 번째(9) 출력의 컬렉터에 연결됩니다. 트랜지스터, 출력 트랜지스터의 네 번째(11)의 컬렉터는 장치의 세 번째(5) 전류 논리 출력에 연결되고, 여섯 번째(13) 출력 트랜지스터의 컬렉터는 네 번째(6) 전류 논리 출력에 연결됩니다. 장치의 첫 번째(15) 및 두 번째(16) 전류 미러는 첫 번째(17) 전원 공급 버스와 일치하고 세 번째(18) 전류 미러는 두 번째(19) 전원 공급 버스와 일치하며 보조 기준 전류 소스( 20), 장치의 첫 번째(1) 논리 입력은 세 번째(18) 전류 미러의 입력에 연결되고, 장치의 두 번째(2) 논리 입력은 첫 번째(15)의 입력에 연결되는 것을 특징으로 합니다. ) 전류 미러, 첫 번째(15) 전류 미러의 첫 번째(21) 전류 출력은 두 번째(8) 및 다섯 번째(12) 출력 트랜지스터의 결합 이미터에 연결되고 보조 기준 소스 전류(20)를 통해 연결됩니다. 두 번째(19) 전원 공급 버스에, 첫 번째(15) 전류 미러의 두 번째(22) 전류 출력은 첫 번째(7) 및 네 번째(11) 출력 트랜지스터의 결합 이미터에 연결되고 첫 번째( 23) 전류 출력 세 번째(18) 전류 미러, 두 번째(8) 출력 트랜지스터의 컬렉터는 두 번째(16) 전류 미러의 입력에 연결되고 전류 출력은 세 번째의 결합 이미터에 연결됩니다. (9) 및 여섯 번째(13) 출력 트랜지스터는 두 번째(24) 전류에 연결되고 세 번째(18) 전류 미러의 출력은, 다섯 번째(12) 출력 트랜지스터의 컬렉터는 두 번째(19)에 연결됩니다. 전원 버스.

제1항에 있어서, 장치의 첫 번째(1) 논리 입력은 다음과 같은 형태로 이루어진 첫 번째 추가 반전 스테이지를 통해 세 번째(18) 전류 미러의 입력에 연결되는 것을 특징으로 하는 2 by 4 디코더. 첫 번째(17) 전원 공급 버스와 일치하는 첫 번째(26) 추가 전류 미러.

제1항에 있어서, 제4(11) 출력 트랜지스터의 컬렉터는 다음과 같은 형태로 이루어진 제2 추가 반전 스테이지를 통해 장치의 제3(5) 전류 논리 출력에 연결되는 것을 특징으로 하는 2x4 디코더. 두 번째(19) 전원 공급 버스와 일치하는 두 번째(27) 추가 전류 미러.

제1항에 있어서, 제6(13) 출력 트랜지스터의 컬렉터는 다음과 같은 형태로 이루어진 제3 추가 반전 스테이지를 통해 장치의 제4(6) 전류 논리 출력에 연결되는 것을 특징으로 하는 2x4 디코더. 두 번째(19) 전원 공급 버스와 일치하는 세 번째(28) 추가 전류 미러.

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본 발명은 다음에 관한 것이다. 무선 통신. 기술적인 결과는 잡음 내성, 신뢰성 및 통신 효율성을 높이는 동시에 에너지 소비를 줄일 수 있다는 것입니다. 이를 위해, 마스터 기기는 통신 요청에 따라 특정 인코더를 이용하여 시퀀스 코드를 생성하고, 해당 시퀀스 코드를 일정 시간 동안 연속적으로 각 슬레이브 기기에 전송하는 S1 단계를 포함하며, 특정 인코더는 다음과 같은 시프트 레지스터입니다. 피드백, 연결 요청과 관련된 차수와 계수를 갖는 특정 다항식에 대해 수행되지만 모든 계수와 초기 값은 동시에 0이 아닙니다. 미리 설정된 시간은 슬립 기간과 슬레이브 감지 기간의 합보다 크거나 같으며 슬립 및 웨이크업 주기를 구성하며; 단계 S2에서는, 슬레이브 장치가 검출 기간에 시퀀스 코드의 연속적인 부분을 수신하고, 인코더에 대응되는 디코더에 의해 시퀀스 코드를 디코딩하고, 디코딩 결과에 따라 해당 동작을 수행한다. 2엔. 그리고 월급 10 f-ly, 5 병.

본 발명은 통신 기술에 관한 것이며 신호를 인코딩하고 디코딩하기 위한 것입니다. 기술적 결과는 신호 인코딩 및 디코딩의 정확성이 향상되는 것입니다. 신호 인코딩 방법은 입력 신호에 따라 주파수 도메인 신호를 획득하는 단계; 미리 결정된 할당 규칙에 따라 미리 결정된 비트를 주파수 도메인 신호에 할당하는 단계; 비트가 할당되는 주파수 도메인 신호의 최고 주파수가 미리 결정된 값을 초과하는 경우, 주파수 도메인 신호에 대한 비트 할당을 조정하는 단계; 및 상기 주파수 도메인 신호에 대한 비트 할당에 따라 상기 주파수 도메인 신호를 인코딩하는 단계를 포함하는, 방법. 4엔. 그리고 월급 16 f-ly, 9 병.

본 발명은 통신 분야에 관한 것이며 전송된 비밀 정보를 보호하기 위한 것입니다. 기술적 결과는 암호화된 정보의 보안 수준을 높이는 것입니다. 16진수 체계에서 공백(00; FF)에 문자 및 그에 상응하는 대응 테이블을 구성하고, 원본 테이블을 변경하여 새로운 대응 테이블을 생성하고, 원본 테이블을 이동하는 등의 정보를 암호화하는 방법. 일치하는 문자열은 지정된 문자 수만큼 이동되어 원본 정보를 인코딩하고 해당 유니코드 인코딩 테이블을 사용하여 원하는 볼륨으로 압축합니다. 테이블 2개

본 발명은 인코딩/디코딩에 관한 것이다. 디지털 신호, 연속적인 샘플 블록으로 구성됩니다. 기술적 결과는 인코딩된 오디오의 품질을 향상시키는 것입니다. 인코딩에는 M개의 연속 샘플로 구성된 두 블록에 가중치 창을 적용하는 작업이 포함됩니다. 특히, 이러한 가중치 창은 비대칭이며 위에서 언급한 두 블록에 걸쳐 순차적으로 확장되는 4개의 별도 섹션을 포함합니다. 첫 번째 섹션은 첫 번째 시간 간격 동안 증가하고, 두 번째 섹션은 두 번째 시간 간격 동안 일정한 가중치 값을 가지며, 세 번째 섹션은 구간은 시간이 지남에 따라 감소하며, 세 번째 시간 간격과 네 번째 구간은 네 번째 시간 간격 동안 일정한 가중치를 갖습니다. 6엔. 그리고 월급 11 f-ly, 10 병.

본 발명은 다음 분야에 관한 것이다. 디지털 처리특히 디지털 비디오 이미지를 인코딩-디코딩하는 방법에 대한 신호입니다. 기술적 결과는 신호 스펙트럼의 고주파 특성을 갖는 이미지와 관련하여 디코딩된 이미지의 품질이 약간 감소하면서 비디오 이미지의 압축률이 증가한다는 것입니다. 디지털 비디오 이미지를 인코딩-디코딩하는 방법을 제안한다. 이 방법에 따르면, 인코딩 과정에서 웨이블릿 변환의 저주파 성분에 추가 고주파 성분이 한 줄씩 추가되어 인코딩에 사용되지만 디코딩 측에서는 억제되는 원래 함수를 평활화합니다. 저역 통과 필터를 사용하여. 또한, 데이터 압축률을 높이는 것과 복호화된 영상의 품질을 유지한다는 두 가지 목표를 가지고 기능을 이용하여 인코딩을 구현하며, 인코딩 단계에서는 디코더 필터의 특성을 통신 제한 사항으로 고려한다. 병 8개, 테이블 3개.

본 발명은 무선 통신 기술 분야에 관한 것이다. 기술적 결과는 신호 스트림 간의 순차적 간섭을 억제하여 통신 품질을 향상시키는 것입니다. 프리코딩 방법은 전송될 신호에 대해 전송될 신호의 전력을 증가시키는 프리코딩 전처리를 수행하는 단계; 선택 규칙에 따라 전력 제한 알고리즘을 선택하는 단계; 선택된 전력 제한 알고리즘에 따라 전처리된 신호에 대해 전력 제한 동작을 수행하는 단계; 및 상기 전력 제한 신호에 따라 사전 코딩된 신호를 생성하는 단계를 포함하는 방법. 본 발명의 실시예는 송신 장치, 수신 장치 및 프리코딩 시스템을 더 개시한다. 본 발명에서는 전력 제한 동작을 이용하여 송신 전력을 제한하면서도 전력 제한 동작이 신호 전송에 미치는 역효과를 최대한 줄일 수 있다. 5엔. 그리고 월급 12 f-ly, 8 병.

본 발명은 인코딩 및 디코딩 분야에 관한 것이며 주파수 포락선 벡터를 양자화하기 위한 것이다. 기술적 결과는 주파수 포락선 벡터의 양자화 효율성이 증가한 것입니다. 이 방법은 다음을 포함합니다: 하나의 프레임에 있는 N개의 주파수 포락선을 N1개의 벡터로 분할하는 단계(N1 벡터의 각 벡터는 M개의 주파수 포락선을 포함함); 제1 코드북을 이용하여 상기 제1 벡터를 N1개의 벡터로 양자화하여 상기 양자화된 제1 벡터에 대응하는 코드워드를 획득하는 단계 - 상기 제1 코드북은 2B1 섹션으로 분할됨 -; 양자화된 제1 벡터에 대응하는 코드워드에 따라, 양자화된 제1 벡터가 상기 제1 코드북의 2B1 부분의 i번째 부분과 연관되어 있다고 결정하는 단계; i번째 섹션의 코드북에 따라 제2 코드북을 결정하는 단계; 및 상기 제2 코드북에 기초하여 상기 제2 벡터를 N1개의 벡터로 양자화하는 단계를 포함하는 방법. 본 발명의 실시예에서, 주파수 포락선은 더 적은 비트의 코드북을 사용하여 주파수 포락선 벡터에 대해 벡터 양자화가 수행될 수 있도록 더 작은 차원의 복수의 벡터로 분할된다. 2엔. 그리고 월급 6 f-ly, 3 병.

발명군은 코딩 분야와 관련이 있습니다. 기술적 결과는 데이터 압축의 효율성을 높이는 것입니다. 입력 데이터(D1)를 인코딩하는 방법은 입력 데이터 단편(D1) 중 적어도 하나에서 실질적으로 반복되는 데이터 블록 및/또는 데이터 패킷을 정의하는 단계를 포함하며, 여기서 데이터 블록 및/또는 데이터 패킷은 대응하는 복수의 요소를 포함하며, 여기서 요소는 복수의 비트를 포함하고; 실질적으로 반복되는 데이터 블록 및/또는 데이터 패킷 내의 요소가 일정한지 여부를 결정하고/또는 실질적으로 반복되는 데이터 블록 및/또는 데이터 패킷 내의 요소가 변경되고 있는지 결정하는 단계; 참조 데이터 블록 및/또는 데이터 패킷의 대응 요소와 비교하여 불변 요소의 변화가 없음을 나타내는 적어도 하나의 대응 심볼 또는 적어도 하나의 대응 비트를 사용하여 불변 요소를 인코딩된 데이터(E2)로 인코딩하는 단계; 및 변경된 요소를 인코딩된 데이터(E2)로 인코딩하는 단계를 포함한다. 6엔. 그리고 월급 28 f-ly, 8 병.

본 발명은 해독기에 관한 것이다. 기술적 결과는 본 발명의 디코더를 이용하여 정보변환장치의 성능을 향상시키는 것이다. 장치의 첫 번째 논리 입력은 세 번째 전류 미러의 입력에 연결되고, 장치의 두 번째 논리 입력은 첫 번째 전류 미러의 입력에 연결되며, 첫 번째 전류 미러의 첫 번째 전류 출력은 결합에 연결됩니다. 두 번째 및 다섯 번째 출력 트랜지스터의 이미터는 보조 기준 전류원을 통해 두 번째 전원 공급 장치 버스에 연결되고, 첫 번째 전류 미러의 두 번째 전류 출력은 첫 번째 및 네 번째 출력 트랜지스터의 결합된 이미터에 연결되고 세 번째 전류 미러의 첫 번째 전류 출력, 두 번째 출력 트랜지스터의 컬렉터는 두 번째 전류 미러의 입력에 연결되고, 전류 출력은 세 번째 및 여섯 번째 출력 트랜지스터의 결합된 이미터에 연결되고 제3 전류 미러의 제2 전류 출력, 제5 출력 트랜지스터의 컬렉터는 제2 전원 버스에 연결됩니다. 3 급여 f-ly, 5 병.