Unità funzionali della logica combinatoria. Decodificatori. Incarico di lavoro

Decodificatore K155 ID3, K1533ID1
Il microcircuito è un decodificatore binario-decimale con 15 uscite.

Conclusioni 23, 22, 21 20 - informative. Vengono utilizzati per ottenere un codice binario con peso in bit rispettivamente di 1, 2, 4, 8. Quando si riceve un codice, il microcircuito imposta uno "0" logico sull'uscita decimale corrispondente al codice (pin 1-17). Su tutte le altre uscite in questo momento c'è un “1”.

Tutto quanto sopra è vero solo se agli ingressi S (pin 18, 19), collegati tramite “AND”, è presente uno “0”. Se appare un “1” su uno qualsiasi dei pin, tutte le uscite del decoder verranno impostate su “1” indipendentemente dal codice di ingresso. Quindi, utilizzando gli ingressi S ed un solo inverter, è facile aumentare la profondità di bit del decoder a 32:

Un altro inverter aumenterà la profondità di bit a 64:

Se è necessario ottenere un decodificatore per un numero maggiore di bit, è meglio utilizzare lo stesso ID3 (nello schema seguente - DD1) come dispositivo per la selezione dei microcircuiti anziché degli inverter.

A seconda dei quattro bit più significativi del codice, attiva l'uno o l'altro decoder, organizzando una linea di byte completa (8 ingressi binari, 256 uscite decimali).

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Decodificatore K155ID4, K555ID4, KR1533ID4
Il microcircuito è costituito da due decodificatori BCD identici con due ingressi (codice binario con peso 1-2) e quattro uscite (codice decimale 0-3) ciascuno. Gli ingressi binari indirizzabili dei decodificatori sono collegati in parallelo (pin 3, 13 del microcircuito).

Ogni decoder ha i propri ingressi gate. Nel circuito del decodificatore superiore, gli ingressi di gate sono collegati tramite "AND", il loro scopo è simile al chip ID3: lo "0" logico su entrambi gli ingressi consente la decodifica, "1" su ognuno di essi trasforma tutte le uscite del decodificatore in "1" . Il decoder più in basso nel circuito ha ingressi strobo collegati tramite “AND”, ma con l'inversione di uno di essi. Pertanto, la decodifica avverrà se agli ingressi strobo sono presenti i segnali “1” e “0”. Con qualsiasi altra combinazione, il funzionamento del decodificatore sarà impedito (su tutte le uscite “1”). Questa organizzazione permette di costruire un decoder per 8 su un solo case senza l'utilizzo di elementi aggiuntivi:

Similmente al chip ID3, è facile aumentare la profondità di bit nei decoder basati su chip ID4:

Se necessario, il numero di uscite ID4 può essere aumentato a 10 e trasformato in un decodificatore binario-decimale incompleto con 4 ingressi e 10 uscite utilizzando una logica semplice:

È possibile vedere la piedinatura dei pin di alimentazione TTL dei microcircuiti della serie K155 (1533, 555, 133).

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Chip K555ID5
È analogo al 155ID4 con l'unica differenza che le uscite del decoder sono assemblate secondo un circuito a collettore aperto:

È possibile vedere la piedinatura dei pin di alimentazione TTL dei microcircuiti della serie K155 (1533, 555, 133).

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Chip K155ID1
Decoder BCD parziale con 4 ingressi e 10 uscite. Caratteristica distintiva microcircuiti: interruttori di uscita ad alta tensione con collettore aperto. Il microcircuito ha un minimo di controllo: 4 ingressi per fornire il codice binario e 10 uscite per visualizzare il codice ricevuto in notazione decimale (più due uscite di potenza).

L'ingresso è controllato dai livelli TTL. Le uscite possono essere caricate (in effetti, questo è ciò per cui è progettato il microcircuito) con indicatori di scarica di gas ad alta tensione alimentati da una tensione costante o pulsante fino a 300 V. Quando viene ricevuto un codice binario agli ingressi 3, 6 , 7, 4, l'uscita corrispondente a questo codice è collegata alla custodia (- alimentazione) . Tutte le altre uscite in questo momento sono chiuse (hanno un'alta resistenza - "interruzione"). Se l'ingresso fornisce l'equivalente binario dei numeri 10-15 (un ingresso binario a quattro bit lo consente), tutte le uscite del microcircuito verranno disabilitate. Schema di collegamento indicatore di scarico del gas al chip 155ID1 è semplice:

I catodi delle scariche sono collegati alle uscite del decoder, l'anodo comune tramite la resistenza R1 (minimo 22 kOhm) al positivo dell'alimentazione dell'indicatore di scarica di gas. Il negativo di questa fonte è collegato al filo di alimentazione negativo del microcircuito.

È possibile vedere la piedinatura dei pin di alimentazione TTL dei microcircuiti della serie K155 (1533, 555, 133).

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Chip K555ID6
Un decodificatore decimale binario incompleto che funziona utilizzando lo stesso algoritmo di 155ID1. L'unica differenza è che le uscite ID6 hanno interruttori regolari che emettono livelli TTL “0”, “1”.

Dopo aver ricevuto un codice binario, il microcircuito imposta il livello su “0” sull'uscita corrispondente e su “1” sul resto. Con un codice di ingresso 10-15, “1” è presente su tutte le uscite.

È possibile vedere la piedinatura dei pin di alimentazione TTL dei microcircuiti della serie K155 (1533, 555, 133).

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Chip K555ID7, KR1533ID7, KR531ID7
Decoder BCD completo con 3 ingressi e otto uscite. Gli ingressi vengono utilizzati per fornire un codice binario a tre cifre, le uscite vengono utilizzate per emettere il suo equivalente decimale (il livello attivo è basso).

Per far lampeggiare il segnale di uscita, tre ingressi S sono collegati tramite "AND", due dei quali sono invertiti. Se agli ingressi sono presenti rispettivamente 4, 5, 6 livelli “0”, “0”, “1” la decodifica è consentita; con qualsiasi altra combinazione viene impostato un livello alto su tutte le uscite del decoder. Grazie al controllo avanzato del gate, i decodificatori possono essere combinati per aumentare la profondità di bit con pochi o nessun elemento aggiuntivo. Ad esempio, di seguito è riportato un circuito decodificatore a 32 bit che utilizza solo un inverter aggiuntivo.

È possibile vedere la piedinatura dei pin di alimentazione TTL dei microcircuiti della serie K155 (1533, 555, 133).

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Chip K155ID10, K555ID10
Decodificatore decimale binario parziale con quattro ingressi e dieci uscite.

In termini di posizione dei pin e logica di funzionamento, è simile al microcircuito K155ID6, ma le uscite ID10 sono realizzate secondo un circuito a collettore aperto e gli interruttori di uscita sono progettati per una corrente di uscita sufficientemente elevata. A un livello di uscita basso, la chiave del decodificatore serie 555 è in grado di sostenere una corrente fino a 24 mA, serie 155 e 133 - fino a 80 mA. Quando l'uscita di tutte le serie è spenta, la tensione su di essa può raggiungere 15 V, il che consente di alimentare direttamente un relè elettromagnetico a bassa potenza:

È possibile vedere la piedinatura dei pin di alimentazione TTL dei microcircuiti della serie K155 (1533, 555, 133).

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Microcircuito KR531ID14, KR1533ID14
Due decoder BCD completi con ingresso a due bit e uscita decimale a quattro bit ciascuno.

Quando all'ingresso viene applicato un codice binario a due cifre, il suo equivalente decimale viene impostato sulla corrispondente uscita del decoder. Gli ingressi di entrambi i decoder sono diretti, le uscite sono inverse. Inoltre, ciascuno dei decodificatori è collegato con un segnale separato S (ingresso inverso). Se c'è uno “0” all'ingresso dello strobo, il decoder funziona, se il livello è alto, commuta tutte le uscite allo stato “1”.

Come tutti i decoder KR1533(531)ID14 può essere collegato in cascata per aumentare la capacità di bit. Nella figura seguente è mostrato lo schema di un decoder incompleto a 4 ingressi e 12 uscite, composto da due custodie KR531ID14.

È possibile vedere la piedinatura dei pin di alimentazione TTL dei microcircuiti della serie K155 (1533, 555, 133).

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I dispositivi logici si dividono in due classi: combinatori e sequenziali.

Il dispositivo viene chiamato combinatorio, se i suoi segnali di uscita in un determinato momento sono determinati in modo univoco dai segnali di ingresso che si verificano in quel momento.

Altrimenti il ​​dispositivo è chiamato macchina a stati sequenziali o finiti (macchina digitale, macchina con memoria). I dispositivi sequenziali hanno necessariamente elementi di memoria. Lo stato di questi elementi dipende dalla storia dei segnali di ingresso. I segnali di uscita dei dispositivi seriali non sono determinati solo dai segnali disponibili agli ingressi questo momento tempo, ma anche lo stato degli elementi della memoria. Pertanto, la risposta di un dispositivo seriale a determinati segnali di ingresso dipende dalla sua storia operativa.

Tra i dispositivi sia combinatori che sequenziali, i più utilizzati nella pratica sono quelli tipici.

Crittografi

Un codificatore è un dispositivo combinatorio che converte i numeri decimali in un sistema di numeri binari e a ciascun ingresso può essere assegnato un numero decimale e un insieme di segnali logici di uscita corrisponde a un codice binario specifico. L'encoder viene talvolta chiamato “coder” (dall'inglese coder) e viene utilizzato, ad esempio, per convertire i numeri decimali digitati sulla tastiera di una pulsantiera in numeri binari.

Se il numero di ingressi è così grande che l'encoder utilizza tutte le possibili combinazioni di segnali di uscita, allora tale encoder viene chiamato completo, se non tutto, quindi incompleto. Il numero di ingressi e uscite in un encoder completo è legato alla relazione n = 2 m, dove n è il numero di ingressi, m è il numero di uscite.

Pertanto, per convertire un codice della tastiera in un numero binario a quattro cifre, è sufficiente utilizzare solo 10 input, mentre il numero intero possibili input sarà uguale a 16 (n = 2 4 = 16), quindi l'encoder 10x4 (da 10 a 4) sarà incompleto.

Consideriamo un esempio di costruzione di un codificatore per convertire un codice unitario di dieci bit (numeri decimali da 0 a 9) in codice binario. Si presuppone che il segnale corrispondente a quello logico venga fornito a un solo ingresso alla volta. Simbolo tale encoder e la tabella di corrispondenza dei codici sono mostrati in Fig. 3.35.

Utilizzando questa tabella di corrispondenza, scriveremo espressioni logiche, includendo nella somma logica quelle variabili di input che corrispondono all'unità di alcune variabili di output. Quindi, all'uscita 1 avrà un "1" logico quando l'"1" logico è all'ingresso X 1, o X 3, o X 5, o X 7, o X 9, cioè y 1 = X 1 + X3 + X5 + X7 +X9

Allo stesso modo otteniamo y 2 = X 2 + X 3 + X 6 + X 7 y 3 = X 4 + X 5 + X 6 + X 7 y 4 = X 8 + X 9

Immaginiamo in Fig. 3.36 schema di un tale encoder che utilizza elementi OR.
In pratica, viene spesso utilizzato un codificatore prioritario. In tali encoder, il codice del numero binario corrisponde al numero più alto dell'ingresso a cui è applicato il segnale "1", cioè i segnali possono essere inviati all'encoder prioritario su più ingressi, e imposta il codice del numero corrispondente all'ingresso più alto in uscita.

Consideriamo come esempio (Fig. 3.37) un encoder prioritario (encoder prioritario) K555IVZ della serie di microcircuiti K555 (TTLSh).

L'encoder dispone di 9 ingressi inversi, denominati PR l, ..., PR 9. L'abbreviazione PR sta per priorità. L'encoder dispone di quattro uscite inverse B l, ..., B 8. La sigla B sta per “autobus”. I numeri determinano il valore del livello attivo (zero) nel bit corrispondente del numero binario. Ad esempio, B 8 significa che uno zero su questa uscita corrisponde al numero 8. Ovviamente si tratta di un codificatore incompleto.

Se tutti gli ingressi sono logici, allora anche tutte le uscite sono logiche, che corrisponde al numero 0 nel cosiddetto codice inverso (1111). Se almeno un ingresso ha uno zero logico, lo stato dei segnali di uscita è determinato dal numero più alto dell'ingresso in cui è presente uno zero logico e non dipende dai segnali sugli ingressi che hanno un numero inferiore.

Ad esempio, se l'ingresso PR 1 è uno zero logico e tutti gli altri ingressi sono uno logico, le uscite hanno i seguenti segnali: V 1 − 0, V 2 − 1, V 4 − 1, V 8 − 1, che corrisponde al numero 1 in codice inverso (1110).

Se l'ingresso PR 9 è zero logico, allora, indipendentemente dagli altri segnali di ingresso, sulle uscite sono disponibili i seguenti segnali: V 1 − 0, V 2 − 1, V 4 − 1, V 8 − 0, che corrisponde al numero 9 nel codice inverso (0110) .

Lo scopo principale dell'encoder è convertire il numero della sorgente del segnale in un codice (ad esempio, il numero del pulsante premuto su una determinata tastiera).

Decodificatori

Si chiama dispositivo combinato, che converte un codice binario a n bit in un segnale logico che appare in uscita il cui numero decimale corrisponde al codice binario. Il numero di ingressi e uscite nel cosiddetto decodificatore completo è legato dalla relazione m= 2 n, dove n è il numero di ingressi e m è il numero di uscite. Se il decodificatore utilizza un numero incompleto di uscite, tale decodificatore viene definito incompleto. Quindi, ad esempio, un decoder che ha 4 ingressi e 16 uscite sarà completo, ma se avesse solo 10 uscite allora sarebbe incompleto.

Ad esempio, diamo un'occhiata al decoder K555ID6 della serie K555 (Fig. 3.38).

Il decoder dispone di 4 ingressi diretti, denominati A 1, ..., A 8. L'abbreviazione A sta per “address” (dall'indirizzo inglese). Questi ingressi sono chiamati ingressi di indirizzo. I numeri determinano i valori del livello attivo (uno) nella cifra corrispondente del numero binario. Il decoder dispone di 10 uscite inverse Y 0, ..., Y 9. Le cifre definiscono il numero decimale corrispondente al numero binario dato sugli ingressi. Ovviamente, questo decodificatore è incompleto.

Il valore del livello attivo (zero) è l'uscita il cui numero è uguale al numero decimale determinato dal numero binario in ingresso. Ad esempio, se tutti gli ingressi sono zero logici, l'uscita Y 0 è zero logico e le uscite rimanenti sono uno logico. Se all'ingresso A 2 ce n'è uno logico e agli altri ingressi c'è uno zero logico, allora all'uscita Y 2 c'è uno zero logico e alle altre uscite ce n'è uno logico. Se l'input è un numero binario maggiore di 9 (ad esempio, tutti gli input sono uno, che corrisponde al numero binario 1111 e al numero decimale 15), allora tutte le uscite sono logiche.

Il decodificatore è uno dei dispositivi logici ampiamente utilizzati. Viene utilizzato per costruire vari dispositivi combinatori.

I crittografatori e decrittografatori considerati sono esempi dei convertitori di codice più semplici.

Convertitori di codici

In generale, sono dispositivi progettati per convertire un codice in un altro e spesso eseguono conversioni di codice non standard. I convertitori di codice sono designati da X/Y.

Consideriamo le caratteristiche dell'implementazione del convertitore utilizzando l'esempio di un convertitore di codice da tre elementi a cinque elementi. Supponiamo che sia necessario implementare la tabella di corrispondenza dei codici mostrata in Fig. 3.39.

Qui N indica il numero decimale corrispondente al codice binario di input. I convertitori di codice spesso creano un circuito decodificatore-codificatore. Il decodificatore converte il codice di input in un numero decimale, quindi il codificatore genera il codice di output. Lo schema di un convertitore realizzato secondo questo principio è mostrato in Fig. 3.40, dove viene utilizzato un codificatore a diodi a matrice. Il principio di funzionamento di un tale convertitore è abbastanza semplice. Ad esempio, quando tutti gli ingressi del decodificatore sono "O" logici, sulla sua uscita 0 appare un "1" logico, che porta alla comparsa di "1" sulle uscite 4 e 5, cioè la prima riga del codice viene implementata la tabella delle corrispondenze.


L'industria produce un gran numero di crittografi, decrittografi e convertitori di codice, come un decoder 4×16 con strobo (K555IDZ), un convertitore di codice per il controllo di una matrice LED 7×5 (K155ID8), un convertitore di codice per il controllo di un indicatore di scala (K155ID15), ecc.

I decryptor ti consentono di convertire un tipo di codice binario in un altro. Ad esempio, converti il ​​binario posizionale in ottale lineare o esadecimale. La trasformazione viene effettuata secondo le regole descritte nelle tabelle di verità, quindi costruire decoder non è difficile. Per costruire un decoder, puoi usare le regole.

Decodificatore decimale

Consideriamo un esempio di sviluppo di un circuito decodificatore dal codice binario a quello decimale. Il codice decimale è solitamente rappresentato come un bit per cifra decimale. Ci sono dieci cifre in un codice decimale, quindi sono necessarie dieci uscite del decodificatore per visualizzare una cifra decimale. È possibile applicare il segnale proveniente da questi pin. Nel caso più semplice, puoi semplicemente firmare la cifra visualizzata sopra il LED. La tabella di verità del decodificatore decimale è mostrata nella Tabella 1.

Tabella 1. Tabella di verità del decodificatore decimale.

Ingressi				Esce
8	4	2	1	0	1	2	3	4	5	6	7	8	9
0	0	0	0	1	0	0	0	0	0	0	0	0	0
0	0	0	1	0	1	0	0	0	0	0	0	0	0
0	0	1	0	0	0	1	0	0	0	0	0	0	0
0	0	1	1	0	0	0	1	0	0	0	0	0	0
0	1	0	0	0	0	0	0	1	0	0	0	0	0
0	1	0	1	0	0	0	0	0	1	0	0	0	0
0	1	1	0	0	0	0	0	0	0	1	0	0	0
0	1	1	1	0	0	0	0	0	0	0	1	0	0
1	0	0	0	0	0	0	0	0	0	0	0	1	0
1	0	0	1	0	0	0	0	0	0	0	0	0	1

I chip del decodificatore sono mostrati negli schemi circuitali della Figura 2. Questa figura mostra la designazione del decodificatore decimale binario, il completo interno schema elettrico che è mostrato nella Figura 1.

Figura 2. Designazione grafica di un decodificatore decimale binario

Allo stesso modo, puoi ottenere uno schema elettrico per qualsiasi altro decoder (decoder). Gli schemi più comuni sono i decrittatori ottali ed esadecimali. Tali decodificatori attualmente non vengono praticamente utilizzati per la visualizzazione. Fondamentalmente, tali decodificatori vengono utilizzati come parte integrante di moduli digitali più complessi.

Decodificatore a sette segmenti

Spesso utilizzato per visualizzare cifre decimali ed esadecimali. Immagine indicatore a sette segmenti e il nome dei suoi segmenti è mostrato nella Figura 3.

Figura 3. Immagine di un indicatore a sette segmenti e nome dei suoi segmenti

Per visualizzare il numero 0 su tale indicatore, è sufficiente illuminare i segmenti a, b, c, d, e, f. Per visualizzare il numero "1", i segmenti b e c sono illuminati. Allo stesso modo è possibile ottenere immagini di tutte le altre cifre decimali o esadecimali. Tutte le combinazioni di tali immagini sono chiamate codice a sette segmenti.

Creiamo una tabella di verità per un decodificatore che ti consentirà di convertire un codice binario in uno a sette segmenti. Lascia che i segmenti si accendano a potenziale zero. Quindi la tabella della verità del decodificatore a sette segmenti assumerà la forma mostrata nella Tabella 2. Il valore specifico dei segnali all'uscita del decodificatore dipende dall'uscita del microcircuito. Vedremo questi diagrammi più avanti, nel capitolo sulla visualizzazione vari tipi informazione.

Tabella 2. Tabella della verità del decodificatore a sette segmenti

Ingressi				Esce
8	4	2	1	UN	B	C	D	e	F	G
0	0	0	0	0	0	0	0	0	0	1
0	0	0	1	1	0	0	1	1	1	1
0	0	1	0	0	0	1	0	0	1	0
0	0	1	1	0	0	0	0	1	1	0
0	1	0	0	1	0	0	1	1	0	0
0	1	0	1	0	1	0	0	1	0	0
0	1	1	0	0	1	0	0	0	0	0
0	1	1	1	0	0	0	1	1	1	1
1	0	0	0	0	0	0	0	0	0	0
1	0	0	1	0	0	0	0	1	0	0

In conformità con i principi di costruzione di una tabella di verità arbitraria da una tabella di verità arbitraria, otteniamo un diagramma schematico di un decodificatore a sette segmenti che implementa la tabella di verità fornita nella Tabella 2. Questa volta non descriveremo in dettaglio il processo di sviluppo il circuito. Lo schema circuitale risultante del decodificatore a sette segmenti è mostrato nella Figura 4.

Titolari del brevetto RU 2559705:

L'invenzione riguarda il campo dell'informatica, dell'automazione e può essere utilizzata in varie strutture digitali e sistemi di controllo automatico, trasmissione di informazioni, ecc.

In vari sistemi di calcolo e controllo, sono ampiamente utilizzati decodificatori, implementati sulla base della logica accoppiata a transistor-transistor e emettitore, che funzionano secondo le leggi dell'algebra booleana e hanno due stati logici di uscita "0" e "1", caratterizzati da potenziali bassi e alti. L'architettura classica del decodificatore è stata pubblicata in articoli e libri e i microcircuiti sono stati prodotti commercialmente.

Uno svantaggio significativo dei decodificatori di questa classe è che i suoi elementi logici, che utilizzano potenziali segnali binari, hanno una struttura multilivello, che è impossibile o inefficace da utilizzare nei moderni processi tecnologici a bassa tensione, nonché la non linearità delle modalità operative degli elementi e la criticità dei parametri di struttura degli elementi logici e dei segnali di ingresso. Alla fine, ciò porta ad una diminuzione delle prestazioni dei decryptor conosciuti.

Come dispositivi di elaborazione informazioni digitali Vengono utilizzate anche cascate di transistor per la conversione delle variabili logiche di ingresso (correnti), implementate sulla base di specchi di corrente che implementano la funzione di elaborazione logica delle variabili di corrente di ingresso.

Uno svantaggio significativo dei circuiti noti di questa classe è che non implementano la funzione di conversione di due segnali di corrente di ingresso, che hanno quattro stati "00", "01", "10", "11", in quattro segnali di corrente di uscita . Ciò non consente sulla base di creare una base completa per strumenti di elaborazione del segnale con variabili attuali, operanti sui principi dell'algebra lineare.

Nei lavori, così come nelle monografie del coautore di questa applicazione, viene mostrato che l'algebra booleana è un caso speciale di un'algebra lineare più generale, la cui implementazione pratica nella struttura dei dispositivi informatici e di automazione logica della nuova generazione richiede la creazione di un elemento base speciale, implementato sulla base di una logica con segnali di rappresentazione interna a due valori e multivalore, in cui l'equivalente di un segnale logico standard è un quanto di corrente Ι 0. Il dispositivo rivendicato "Decoder 2 in 4" appartiene a questo tipo di dispositivi logici e funziona con segnali di corrente in ingresso e genera un segnale di corrente in uscita.

Il prototipo più simile del dispositivo rivendicato è il dispositivo logico “Decoder 2 in 4”, presentato nel brevetto USA 5742154, contenente i primi 1 e i secondi 2 ingressi logici del dispositivo, i primi 3, il secondo 4, il terzo 5, il quarte 6 uscite logiche attuali del dispositivo, le prime 7, la seconda 8 e la terza 9 transistor di uscita, le cui basi sono combinate e collegate alla prima sorgente di tensione di polarizzazione 10, la quarta 11, la quinta 12 e la sesta 13 transistor di uscita di un diverso tipo di conduttività, le cui basi sono combinate e collegate alla seconda sorgente di tensione di polarizzazione 14, l'emettitore del primo transistor di uscita 7 collegato all'emettitore del quarto transistor di uscita 11, l'emettitore del secondo transistor di uscita 8 è collegato all'emettitore del quinto transistor di uscita 12, l'emettitore del terzo transistor di uscita 9 è collegato all'emettitore del sesto transistor di uscita 13, le prime 3 uscite logiche attuali del dispositivo sono collegate al collettore delle prime 7 uscite transistor, il secondo 4 l'uscita logica corrente del dispositivo è collegato al collettore del terzo 9 transistor di uscita, il collettore del quarto 11 transistor di uscita è collegato alla terza 5 uscita logica corrente del dispositivo, il collettore del sesto Il transistor di uscita 13 è collegato alla quarta uscita logica da 6 correnti del dispositivo, i primi 15 e i secondi 16 specchi di corrente sono abbinati al primo bus di alimentazione 17, il terzo specchio di corrente 18 è abbinato al secondo bus di alimentazione 19, un ausiliario sorgente di corrente di riferimento 20.

L'obiettivo principale dell'invenzione proposta è creare elemento logico, che prevede la decodifica dello stato di due variabili logiche di ingresso e la formazione di quattro segnali di uscita nella forma attuale. In definitiva, ciò consente di aumentare le prestazioni dei dispositivi noti di conversione delle informazioni utilizzando il decodificatore proposto e creare una base elementare di dispositivi informatici che operano secondo i principi dell'algebra lineare multivalore.

Il problema è risolto dal fatto che nel dispositivo logico “Decoder 2 in 4” (Fig. 1), contenente i primi 1 e i secondi 2 ingressi logici del dispositivo, i primi 3, il secondo 4, il terzo 5, quarte 6 uscite logiche attuali del dispositivo, le prime 7, la seconda 8 e la terza 9 transistor di uscita, le cui basi sono combinate e collegate alla prima sorgente di tensione di polarizzazione 10, la quarta 11, la quinta 12 e la sesta 13 transistor di uscita di un diverso tipo di conduttività, le cui basi sono combinate e collegate alla seconda sorgente di tensione di polarizzazione 14, l'emettitore del primo transistor di uscita 7 è collegato all'emettitore del quarto transistor di uscita AND, l'emettitore del secondo transistor di uscita 8 è collegato all'emettitore del quinto transistor di uscita 12, l'emettitore del terzo transistor di uscita 9 è collegato all'emettitore del sesto transistor di uscita 13, le prime 3 uscite logiche attuali del dispositivo sono collegate al collettore dei primi 7 transistor di uscita, il secondo L'uscita logica a 4 correnti del dispositivo è collegata al collettore del terzo transistor di uscita a 9, il collettore del quarto transistor di uscita a 11 è collegato alla terza uscita logica a 5 correnti del dispositivo, il collettore del il sesto transistor di uscita da 13 è collegato alla quarta uscita logica da 6 correnti del dispositivo, i primi 15 e i secondi 16 specchi di corrente sono abbinati al primo bus di alimentazione 17, il terzo specchio da 18 correnti, abbinato al secondo bus di alimentazione 19, una sorgente di corrente di riferimento ausiliaria 20, sono forniti nuovi elementi e connessioni: il primo ingresso logico del dispositivo è collegato all'ingresso del terzo 18 specchio di corrente, il secondo ingresso logico del dispositivo è collegato all'ingresso dei primi 15 specchio di corrente, la prima uscita di corrente 21 del primo specchio di corrente 15 è collegata agli emettitori combinati del secondo 8 e del quinto 12 transistor di uscita e attraverso una sorgente di corrente di riferimento ausiliaria 20 è collegata al secondo bus di alimentazione 19, il secondo 22 uscita di corrente dei primi 15 specchi di corrente collegata agli emettitori combinati dei primi 7 e dei quarti 11 transistor di uscita e collegato alla prima uscita di corrente 23 del terzo specchio di corrente 18, il collettore del secondo transistor di uscita 8 è collegato all'ingresso del secondo specchio di corrente 16, la cui uscita di corrente è collegata agli emettitori combinati del terzo 9 e del sesto 13 transistor di uscita ed è collegata alla seconda uscita di corrente 24 del terzo specchio di corrente 18 e al collettore del quinto 12 il transistor di uscita è collegato al secondo bus di alimentazione 19.

Un diagramma schematico di un dispositivo logico prototipo è mostrato in FIG. 1. Nella FIG. La figura 2 mostra uno schema del dispositivo rivendicato secondo il paragrafo 1 delle rivendicazioni.

Nella fig. La Figura 3 mostra uno schema del dispositivo rivendicato secondo la clausola 2, clausola 3, clausola 4 delle rivendicazioni.

Nella fig. 4 mostra un diagramma schematico di FIG. 3 in ambiente di modellazione computerizzata MS9 con l'implementazione specifica delle principali unità funzionali (specchi di corrente, sorgenti di corrente di riferimento).

Nella fig. La Figura 5 presenta i risultati della simulazione al computer del circuito di Fig. 4.

Dispositivo logico “Decoder 2x4” fig. 2 contiene i primi 1 e il secondo 2 ingressi logici del dispositivo, le prime 3, la seconda 4, la terza 5, la quarta 6 uscite logiche attuali del dispositivo, i primi 7, il secondo 8 e il terzo 9 transistor di uscita, le cui basi sono combinati e collegati alla prima sorgente di tensione di polarizzazione 10, il quarto 11, il quinto 12 e il sesto 13 transistor di uscita hanno un diverso tipo di conduttività, le cui basi sono combinate e collegate alla seconda sorgente di tensione di polarizzazione 14, l'emettitore del il primo transistor di uscita da 7 è collegato all'emettitore del quarto transistor di uscita da 11, l'emettitore del secondo transistor di uscita da 8 è collegato all'emettitore del quinto transistor di uscita da 12 transistor, l'emettitore del terzo transistor di uscita da 9 è collegato all'emettitore del sesto transistor da 13 uscite, la prima uscita logica da 3 correnti del dispositivo è collegata al collettore del primo transistor da 7 uscite, la seconda uscita logica da 4 correnti del dispositivo è collegata al collettore del terzo transistor da 9 uscite, il il collettore del quarto transistor di uscita 11 è collegato alla terza uscita logica a 5 correnti del dispositivo, il collettore del sesto transistor di uscita 13 è collegato alla quarta uscita logica a 6 correnti del dispositivo, i primi 15 e i secondi 16 specchi di corrente sono abbinato al primo bus di alimentazione 17, il terzo specchio di corrente 18 è abbinato al secondo bus di alimentazione 19, sorgente di corrente di riferimento ausiliaria 20. Il primo ingresso logico del dispositivo è collegato all'ingresso del terzo specchio di corrente 18, il secondo ingresso logico 2 del dispositivo è collegato all'ingresso del primo specchio di corrente 15, la prima uscita di corrente 21 del primo specchio di corrente 15 è collegata agli emettitori combinati dei secondi 8 e dei quinti 12 transistor di uscita e tramite un ausiliario la sorgente di corrente di riferimento 20 è collegata al secondo bus di alimentazione 19, la seconda uscita di corrente 22 del primo specchio di corrente 15 è collegata agli emettitori combinati dei primi 7 e del quarto transistor di uscita 11 e collegata alla prima uscita di corrente 23 del terzo specchio di corrente 18, il collettore del secondo 8 transistor di uscita è collegato all'ingresso del secondo specchio di corrente 16, la cui uscita di corrente è collegata agli emettitori combinati del terzo 9 e del sesto 13 transistor di uscita ed è collegata a la seconda uscita a 24 correnti del terzo specchio a 18 correnti e il collettore del quinto transistor a 12 uscite è collegato al secondo bus di alimentazione a 19.

Nella fig. 3 secondo il paragrafo 2 delle rivendicazioni, il primo ingresso logico del dispositivo è collegato all'ingresso del terzo specchio di corrente 18 aggiuntivo attraverso il primo stadio invertente aggiuntivo, realizzato sotto forma di un primo specchio di corrente aggiuntivo 26, accoppiato con i primi 17 bus della fonte di alimentazione.

Nella fig. 3 secondo il paragrafo 3 delle rivendicazioni, il collettore del quarto transistore di uscita 11 è collegato alla terza uscita logica 5 di corrente del dispositivo tramite un secondo stadio invertente aggiuntivo, realizzato sotto forma di un secondo specchio di corrente aggiuntivo 27, accoppiato con il secondo bus di alimentazione 19.

Inoltre, nella FIG. 3 secondo il paragrafo 4 delle rivendicazioni, il collettore del sesto transistor di uscita 13 è collegato alla quarta uscita logica di corrente 6 del dispositivo attraverso un terzo stadio invertente aggiuntivo, realizzato sotto forma di un terzo specchio di corrente aggiuntivo 28, accoppiato con il secondo bus 19 del generatore.

Consideriamo il funzionamento del circuito decodificatore proposto con ingressi e uscite attuali (Fig. 2.

Il decoder da 2 a 4 implementa funzioni ben note:

dove A 0 , A ¯ 0 sono segnali diretti e inversi all'ingresso 1 del dispositivo di Fig. 2,

A 1 , A ¯ 1 - segnali diretti e inversi all'ingresso 2 del dispositivo di Fig. 2.

Una caratteristica della loro implementazione in algebra lineare è l'uso dell'operazione alle differenze troncate per questo scopo:

la cui tavola di verità è riportata di seguito

Dalla tabella risulta che su quattro possibili combinazioni di valori delle variabili di input, un singolo valore della funzione corrisponde a una sola combinazione corrispondente alla condizione A 0 > A 1 . Specificando le variabili di input dirette e inverse nella tabella della verità, è possibile ottenere un singolo valore di funzione corrispondente a una qualsiasi delle possibili combinazioni di valori delle variabili di input.

Applicando questa operazione si ottiene la seguente rappresentazione delle funzioni logiche del decoder:

L'implementazione di queste operazioni viene eseguita come segue.

I segnali delle variabili di ingresso A 0 e A 1 attraverso gli ingressi logici 1 e 2 vengono forniti ai primi 15 e ai terzi 18 specchi di corrente, con l'aiuto dei quali i segnali indicati vengono moltiplicati e il loro segno cambia. In questo caso il segnale A 0 viene trasmesso sotto forma di corrente in uscita (cioè sotto forma di A 0) e viene convertito tramite il terzo specchio di corrente 18 in una corrente in entrata (cioè sotto forma di -A 0). e A 1 viene alimentato direttamente sotto forma di corrente entrante (cioè nella forma -A 1) e con l'aiuto del primo specchio di corrente 15 viene convertito in una corrente di deflusso (cioè nella forma A 1).

Nel punto di collegamento tra le uscite 22 del primo specchio di corrente 15 e 23 del terzo specchio di corrente 18 viene implementata l'operazione A 1 -A 0. Il segnale differenza viene fornito agli emettitori combinati dei transistor 7 e 11, le cui modalità operative sono impostate dalle prime 10 e dalle seconde 14 sorgenti di tensione di polarizzazione.

Se il segnale differenza è positivo, cioè A 0 -A 1 >0, il transistor 7 è chiuso e il transistor 11 è aperto e un quanto di corrente in ingresso corrispondente a -(A 0 -A 1) = A 1 -A 0 viene emesso sull'uscita 5, implementando l'espressione (2) . Per qualsiasi altra combinazione di valori quanti attuali, non ci sarà corrente sull'uscita 5.

Se A 0 -A 1 ≤0, allora il transistor 7 è aperto e il transistor 11 è chiuso e un quanto della corrente circolante corrispondente ad A 0 -A 1 viene emesso sull'uscita 3, implementando l'espressione (3). Per qualsiasi altra combinazione di valori quanti attuali, non ci sarà corrente sull'uscita 3.

Nel punto di connessione tra l'uscita 21 del primo specchio di corrente e la sorgente di corrente di riferimento ausiliaria 20, viene sottratto A 1 -1. Il segnale differenza viene fornito agli emettitori combinati dei transistor 8 e 12, le cui modalità operative sono impostate dalle prime 10 e dalle seconde 14 sorgenti di tensione di polarizzazione. Se il segnale differenza è positivo, cioè A 1 -1>0, il transistor 8 è chiuso e il transistor 12 è aperto. Se il segnale differenza è inferiore o uguale a zero, il transistor 8 è aperto e il transistor 12 è chiuso.

Nel primo caso, il segnale attraverso il transistor 12 è cortocircuitato a massa. Nel secondo caso, il quanto della corrente differenziale in uscita A 1 -1 viene convertito con l'aiuto del terzo specchio di corrente 16 nel quanto della corrente in uscita 1-A 1 e da questo viene sottratto il quanto della corrente in entrata -A 0 . Il segnale differenza viene fornito agli emettitori combinati dei transistor 9 e 13, le cui modalità operative sono impostate dalle prime 10 e dalle seconde 14 sorgenti di tensione di polarizzazione. Se il segnale differenza è positivo, cioè il transistor 9 è chiuso e il transistor 13 è aperto. In questo caso, un segnale differenza (1-A 1)-A 0 viene emesso all'uscita 6, sotto forma di un quanto di corrente fluente, realizzando l'espressione (4). Per qualsiasi altra combinazione di valori quanti attuali, non ci sarà corrente sull'uscita 4.

Specifiche di questo dispositivoè la rappresentazione dei segnali di uscita sotto forma di quanti di corrente in entrata (sulle uscite 3 e 4) e in uscita (sulle uscite 5 e 6). Nel caso in cui siano necessari tutti i segnali di uscita della stessa direzione, il circuito decodificatore mostrato in FIG. 3. La sua differenza rispetto al diagramma di Fig. 2 è l'uso di due specchi di corrente aggiuntivi 27 e 28, ai cui ingressi sono collegati i collettori dei transistor 11 e 13, e le uscite sono le uscite 5 e 6 del decodificatore. Di conseguenza, tutti i segnali di uscita sono rappresentati da quanti di corrente in ingresso.

Come si può vedere dalla descrizione di cui sopra, l'implementazione del dispositivo "Decoder 2 in 4" viene eseguita sotto forma di funzioni logiche standard secondo le leggi dell'algebra lineare formando una differenza nei quanti attuali di 10. L'implementazione di gli elementi sugli specchi attuali consentono in molti casi di ridurre la tensione di alimentazione e poiché tutti gli elementi del dato I circuiti funzionano in modalità attiva, il che implica l'assenza di saturazione durante il processo di commutazione e aumenta le prestazioni complessive del dispositivo. L'uso di valori stabili dei quanti di corrente I 0 , così come la determinazione del segnale di uscita mediante la differenza di queste correnti, garantisce che il funzionamento del circuito dipenda poco da fattori destabilizzanti esterni (deviazione della tensione di alimentazione, effetti delle radiazioni e della temperatura, interferenze di modo comune, ecc.).

Mostrato nella FIG. 9, fig. 10, i risultati della simulazione confermano le proprietà indicate dei circuiti proposti.

Pertanto, le soluzioni circuitali considerate del dispositivo logico "2 in 4 Decoder" sono caratterizzate da una rappresentazione binaria della corrente del segnale e possono essere utilizzate come base per dispositivi di calcolo e controllo utilizzando l'algebra lineare, un caso speciale della quale è l'algebra booleana .

BIBLIOGRAFIA

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1. Un decodificatore 2 x 4 contenente il primo (1) e il secondo (2) ingresso logico del dispositivo, la prima (3), seconda (4), terza (5), quarta (6) uscite logiche attuali del dispositivo , il primo (7), il secondo (8) ed il terzo (9) transistor di uscita, le cui basi sono combinate e collegate alla prima (10) sorgente di tensione di polarizzazione, al quarto (11), quinto (12) e sesto (13) transistor di uscita con un diverso tipo di conduttività, le cui basi sono combinate e collegate alla seconda (14) sorgente di tensione di polarizzazione, l'emettitore del primo (7) transistor di uscita è collegato all'emettitore del quarto (11) ) transistor di uscita, l'emettitore del secondo (8) transistor di uscita è collegato all'emettitore del quinto (12) transistor di uscita, l'emettitore del terzo (9) transistor di uscita è collegato all'emettitore della sesta (13) uscita transistor, la prima (3) uscita logica corrente del dispositivo è collegata al collettore del primo (7) transistor di uscita, la seconda (4) uscita logica corrente del dispositivo è collegata al collettore della terza (9) uscita transistor, il collettore del quarto (11) transistor di uscita è collegato alla terza (5) uscita logica corrente del dispositivo, il collettore del sesto (13) transistor di uscita è collegato alla quarta (6) uscita logica corrente del dispositivo, il primo (15) e il secondo (16) specchio di corrente sono abbinati al primo (17) bus di alimentazione, il terzo (18) specchio di corrente è abbinato al secondo (19) bus di alimentazione, sorgente di corrente di riferimento ausiliaria ( 20), caratterizzato dal fatto che il primo (1) ingresso logico del dispositivo è collegato all'ingresso del terzo (18) specchio di corrente, il secondo (2) ingresso logico del dispositivo è collegato all'ingresso del primo (15 ) specchio di corrente, la prima (21) uscita di corrente del primo (15) specchio di corrente è collegata agli emettitori combinati del secondo (8) e del quinto (12) transistor di uscita e attraverso una sorgente di riferimento ausiliaria la corrente (20) è collegata al secondo (19) bus di alimentazione, la seconda (22) uscita di corrente del primo (15) specchio di corrente è collegata agli emettitori combinati del primo (7) e del quarto (11) transistor di uscita e collegata al primo ( 23) uscita di corrente il terzo (18) specchio di corrente, il collettore del secondo transistor di uscita (8) è collegato all'ingresso del secondo (16) specchio di corrente, la cui uscita di corrente è collegata agli emettitori combinati del terzo (9) e il sesto (13) transistor di uscita ed è collegato alla seconda (24) corrente, l'uscita del terzo (18) specchio di corrente e il collettore del quinto (12) transistor di uscita è collegato al secondo (19) bus di alimentazione.

2. Decodificatore 2x4 secondo la rivendicazione 1, caratterizzato dal fatto che il primo (1) ingresso logico del dispositivo è collegato all'ingresso del terzo (18) specchio di corrente tramite il primo stadio invertente aggiuntivo, realizzato sotto forma di un primo (26) specchio di corrente aggiuntivo, abbinato al primo (17) bus di alimentazione.

3. Decodificatore 2x4 secondo la rivendicazione 1, caratterizzato dal fatto che il collettore del quarto (11) transistor d'uscita è collegato alla terza (5) uscita logica attuale del dispositivo tramite un secondo stadio invertente aggiuntivo, realizzato sotto forma di di un secondo (27) specchio di corrente aggiuntivo, accoppiato al secondo (19) bus di alimentazione.

4. Decodificatore 2x4 secondo la rivendicazione 1, caratterizzato dal fatto che il collettore del sesto (13) transistore di uscita è collegato alla quarta (6) uscita logica attuale del dispositivo tramite un terzo stadio invertente aggiuntivo, realizzato sotto forma di di un terzo (28) specchio di corrente aggiuntivo, abbinato al secondo (19) bus di alimentazione.

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