Unidades funcionales de lógica combinatoria. Decodificadores. tarea para el trabajo

Decodificador K155 ID3, K1533ID1
El microcircuito es un decodificador binario-decimal con 15 salidas.

Conclusiones 23, 22, 21 20 - informativas. Se utilizan para obtener un código binario con un peso de bit de 1, 2, 4, 8, respectivamente. Al recibir un código, el microcircuito establece un "0" lógico en la salida decimal correspondiente al código (pines 1-17). En todas las demás salidas en este momento hay un “1”.

Todo lo anterior es cierto sólo si hay un "0" en las entradas S (pines 18, 19), conectadas mediante "Y". Si aparece un "1" en cualquiera de los pines, todas las salidas del decodificador se configurarán en "1" independientemente del código de entrada. Por lo tanto, utilizando las entradas S y un solo inversor, es fácil aumentar la profundidad de bits del decodificador a 32:

Otro inversor aumentará la profundidad de bits a 64:

Si necesita obtener un decodificador para una mayor cantidad de bits, entonces es mejor usar el mismo ID3 (en el diagrama a continuación, DD1) como dispositivo para seleccionar microcircuitos en lugar de inversores.

En función de los cuatro bits más significativos del código activa uno u otro decodificador, organizando una línea de bytes completa (8 entradas binarias, 256 salidas decimales).

——————————————-

Decodificador K155ID4, K555ID4, KR1533ID4
El microcircuito consta de dos decodificadores BCD idénticos con dos entradas (código binario con peso 1-2) y cuatro salidas (código decimal 0-3) cada uno. Las entradas binarias direccionables de los decodificadores están conectadas en paralelo (pines 3, 13 del microcircuito).

Cada decodificador tiene sus propias entradas de puerta. En el circuito decodificador superior, las entradas de activación están conectadas mediante "Y", su propósito es similar al del chip ID3: el "0" lógico en ambas entradas permite la decodificación, el "1" en cualquiera de ellas convierte todas las salidas del decodificador en "1". . El decodificador inferior en el circuito tiene entradas estroboscópicas conectadas vía “Y”, pero con la inversión de una de ellas. Por lo tanto, la decodificación se producirá si hay señales “1” y “0” en las entradas de la luz estroboscópica. Con cualquier otra combinación, se prohibirá el funcionamiento del decodificador (en todas las salidas “1”). Esta organización le permite construir un decodificador para 8 en un solo caso sin el uso de elementos adicionales:

Al igual que en el chip ID3, es fácil aumentar la profundidad de bits en los decodificadores basados ​​en chips ID4:

Si es necesario, el número de salidas ID4 se puede aumentar a 10 y convertirlo en un decodificador binario-decimal incompleto con 4 entradas y 10 salidas usando una lógica simple:

Se puede ver la distribución de pines de alimentación TTL de los microcircuitos de la serie K155 (1533, 555, 133).

——————————————-

Chip K555ID5
Es análogo al 155ID4 con la única diferencia de que las salidas del decodificador se ensamblan según un circuito de colector abierto:

Se puede ver la distribución de pines de alimentación TTL de los microcircuitos de la serie K155 (1533, 555, 133).

——————————————-

Chip K155ID1
Decodificador BCD parcial de 4 entradas y 10 salidas. Rasgo distintivo microcircuitos: interruptores de salida de alto voltaje con colector abierto. El microcircuito tiene un mínimo de control: 4 entradas para suministrar código binario y 10 salidas para mostrar el código recibido en notación decimal (más dos salidas de alimentación).

La entrada está controlada por niveles TTL. Las salidas se pueden cargar (de hecho, para eso está diseñado el microcircuito) con indicadores de descarga de gas de alto voltaje alimentados por un voltaje constante o pulsante de hasta 300 V. Cuando se recibe un código binario en las entradas 3, 6 , 7, 4, la salida correspondiente a este código está conectada a la carcasa (- fuente de alimentación) . Todas las demás salidas están cerradas en este momento (tienen alta resistencia - "rotura"). Si se suministra a la entrada el equivalente binario de los números 10-15 (una entrada binaria de cuatro bits lo permite), todas las salidas del microcircuito se desactivarán. Diagrama de conexión indicador de descarga de gas al chip 155ID1 es simple:

Los cátodos de descarga se conectan a las salidas del decodificador, el ánodo común a través de la resistencia R1 (mínimo 22 kOhm) al plus de la fuente de alimentación del indicador de descarga de gas. El negativo de esta fuente está conectado al cable de alimentación negativo del microcircuito.

Se puede ver la distribución de pines de alimentación TTL de los microcircuitos de la serie K155 (1533, 555, 133).

——————————————-

Chip K555ID6
Un decodificador decimal binario incompleto que funciona utilizando el mismo algoritmo que 155ID1. La única diferencia es que las salidas ID6 tienen interruptores regulares que producen niveles TTL “0”, “1”.

Al recibir un código binario, el microcircuito pone el nivel en "0" en la salida correspondiente y en "1" en el resto. Con un código de entrada de 10-15, "1" está presente en todas las salidas.

Se puede ver la distribución de pines de alimentación TTL de los microcircuitos de la serie K155 (1533, 555, 133).

——————————————-

Chip K555ID7, KR1533ID7, KR531ID7
Decodificador BCD completo con 3 entradas y ocho salidas. Las entradas se utilizan para proporcionar un código binario de tres dígitos, las salidas se utilizan para generar su equivalente decimal (el nivel activo es bajo).

Para estrobar la señal de salida, se conectan tres entradas S mediante “Y”, dos de las cuales son inversas. Si hay 4, 5, 6 niveles “0”, “0”, “1” en las entradas, respectivamente, se permite la decodificación con cualquier otra combinación, se establece un nivel alto en todas las salidas del decodificador. Gracias al control de activación avanzado, los decodificadores se pueden combinar para aumentar la profundidad de bits con pocos o ningún elemento adicional. Como ejemplo, a continuación se muestra un circuito decodificador de 32 bits que utiliza solo un inversor adicional.

Se puede ver la distribución de pines de alimentación TTL de los microcircuitos de la serie K155 (1533, 555, 133).

——————————————-

Chip K155ID10, K555ID10
Decodificador decimal binario parcial con cuatro entradas y diez salidas.

En términos de la ubicación de los pines y la lógica de funcionamiento, es similar al microcircuito K155ID6, pero las salidas ID10 se realizan de acuerdo con un circuito de colector abierto y los interruptores de salida están diseñados para una corriente de salida bastante grande. A un nivel de salida bajo, la llave decodificadora de la serie 555 es capaz de mantener una corriente de hasta 24 mA, las series 155 y 133, hasta 80 mA. Cuando la salida de todas las series está apagada, el voltaje en ella puede alcanzar los 15 V, lo que le permite alimentar directamente un relé electromagnético de baja potencia:

Se puede ver la distribución de pines de alimentación TTL de los microcircuitos de la serie K155 (1533, 555, 133).

——————————————-

Microcircuito KR531ID14, KR1533ID14
Dos decodificadores BCD completos con entrada de dos bits y salida decimal de cuatro bits cada uno.

Cuando se aplica un código binario de dos dígitos a la entrada, su equivalente decimal se establece en la salida correspondiente del decodificador. Las entradas de ambos decodificadores son directas, las salidas son inversas. Además, cada uno de los decodificadores está activado con una señal separada S (entrada inversa). Si hay un "0" en la entrada del estroboscopio, el decodificador funciona; si el nivel es alto, cambia todas las salidas al estado "1".

Como todos los decodificadores KR1533(531)ID14 se puede conectar en cascada para aumentar la capacidad de bits. La siguiente figura muestra un esquema de un decodificador incompleto de 4 entradas y 12 salidas, compuesto por dos carcasas KR531ID14.

Se puede ver la distribución de pines de alimentación TTL de los microcircuitos de la serie K155 (1533, 555, 133).

——————————————-

Los dispositivos lógicos se dividen en dos clases: combinacionales y secuenciales.

El dispositivo se llama combinacional, si sus señales de salida en algún momento están determinadas únicamente por las señales de entrada que ocurren en ese momento.

En caso contrario, el dispositivo se denomina máquina de estados finitos o secuencial (máquina digital, máquina con memoria). Los dispositivos secuenciales necesariamente tienen elementos de memoria. El estado de estos elementos depende del historial de las señales de entrada. Las señales de salida de los dispositivos en serie están determinadas no solo por las señales disponibles en las entradas este momento tiempo, sino también el estado de los elementos de la memoria. Por tanto, la respuesta de un dispositivo en serie a determinadas señales de entrada depende de su historial operativo.

Entre los dispositivos combinacionales y secuenciales, los más utilizados en la práctica son los típicos.

Encriptadores

Un codificador es un dispositivo combinacional que convierte números decimales en un sistema numérico binario, y a cada entrada se le puede asignar un número decimal y un conjunto de señales lógicas de salida corresponde a un código binario específico. El codificador a veces se denomina "codificador" (del inglés coder) y se utiliza, por ejemplo, para convertir números decimales escritos en el teclado de un panel de control con botones en números binarios.

Si el número de entradas es tan grande que el codificador utiliza todas las combinaciones posibles de señales de salida, entonces dicho codificador se llama completo, si no todo, entonces incompleto. El número de entradas y salidas en un codificador completo está relacionado por la relación n = 2 m, donde n es el número de entradas, m es el número de salidas.

Así, para convertir un código de teclado en un número binario de cuatro dígitos, basta con utilizar sólo 10 entradas, mientras que el número completo posibles entradas será igual a 16 (n = 2 4 = 16), por lo que el codificador 10x4 (de 10 a 4) estará incompleto.

Consideremos un ejemplo de construcción de un codificador para convertir un código unitario de diez bits (números decimales del 0 al 9) en código binario. Se supone que la señal correspondiente a una lógica se suministra a una sola entrada en un momento dado. Símbolo dicho codificador y la tabla de correspondencia de códigos se muestran en la Fig. 3.35.

Utilizando esta tabla de correspondencias escribiremos expresiones lógicas, incluyendo en la suma lógica aquellas variables de entrada que corresponden a la unidad de alguna variable de salida. Entonces, en la salida 1 tendrá un “1” lógico cuando el “1” lógico esté en la entrada X 1, X 3, X 5, X 7 o X 9, es decir, y 1 = X 1 + X 3 + X 5 + X 7 + X 9

De manera similar obtenemos y 2 = X 2 + X 3 + X 6 + X 7 y 3 = X 4 + X 5 + X 6 + X 7 y 4 = X 8 + X 9

Imaginemos en la Fig. 3.36 diagrama de un codificador de este tipo que utiliza elementos OR.
En la práctica, se suele utilizar un codificador de prioridad. En tales codificadores, el código del número binario corresponde al número más alto de la entrada a la que se aplica la señal "1", es decir, las señales se pueden enviar al codificador de prioridad en varias entradas y establece el código del número. correspondiente a la entrada más alta en la salida.

Consideremos como ejemplo (Fig. 3.37) un codificador de prioridad (codificador de prioridad) K555IVZ de la serie de microcircuitos K555 (TTLSh).

El codificador tiene 9 entradas inversas, denominadas PR l, ..., PR 9. La abreviatura PR significa prioridad. El codificador tiene cuatro salidas inversas B l, ..., B 8. La abreviatura B significa "autobús". Los números determinan el valor del nivel activo (cero) en el bit correspondiente del número binario. Por ejemplo, B 8 significa que un cero en esta salida corresponde al número 8. Obviamente, este es un codificador incompleto.

Si todas las entradas son lógicas, entonces todas las salidas también son lógicas, lo que corresponde al número 0 en el llamado código inverso (1111). Si al menos una entrada tiene un cero lógico, entonces el estado de las señales de salida está determinado por el número más alto de la entrada en la que hay un cero lógico y no depende de las señales en las entradas que tienen un número menor.

Por ejemplo, si la entrada PR 1 es un cero lógico y todas las demás entradas son uno lógico, entonces las salidas tienen las siguientes señales: V 1 − 0, V 2 − 1, V 4 − 1, V 8 − 1, que corresponde al número 1 en código inverso (1110).

Si la entrada PR 9 es cero lógico, entonces, independientemente de otras señales de entrada, en las salidas están disponibles las siguientes señales: V 1 − 0, V 2 − 1, V 4 − 1, V 8 − 0, que corresponde al número 9 en el código inverso (0110).

El objetivo principal del codificador es convertir el número de la fuente de la señal en un código (por ejemplo, el número del botón presionado en un teclado determinado).

Decodificadores

Se llama dispositivo combinado., que convierte un código binario de n bits en una señal lógica que aparece en la salida cuyo número decimal corresponde al código binario. El número de entradas y salidas en el llamado decodificador completo está relacionado por la relación m = 2 n, donde n es el número de entradas y m es el número de salidas. Si el decodificador utiliza un número incompleto de salidas, dicho decodificador se denomina incompleto. Así, por ejemplo, un decodificador que tenga 4 entradas y 16 salidas estará completo, pero si solo tuviera 10 salidas, entonces estaría incompleto.

Como ejemplo, veamos el decodificador K555ID6 de la serie K555 (Fig. 3.38).

El decodificador dispone de 4 entradas directas, denominadas A 1, ..., A 8. La abreviatura A significa "dirección" (de la dirección en inglés). Estas entradas se denominan entradas de dirección. Los números determinan los valores del nivel activo (uno) en el dígito correspondiente del número binario. El decodificador dispone de 10 salidas inversas Y 0, ..., Y 9. Los dígitos definen el número decimal correspondiente al número binario dado en las entradas. Evidentemente, este decodificador está incompleto.

El valor del nivel activo (cero) es la salida cuyo número es igual al número decimal determinado por el número binario en la entrada. Por ejemplo, si todas las entradas son ceros lógicos, entonces la salida Y 0 es un cero lógico y las salidas restantes son un uno lógico. Si en la entrada A 2 hay un cero lógico y en las otras entradas hay un cero lógico, entonces en la salida Y 2 hay un cero lógico y en las otras salidas hay un cero lógico. Si la entrada es un número binario mayor que 9 (por ejemplo, todas las entradas son unos, lo que corresponde al número binario 1111 y al número decimal 15), entonces todas las salidas son lógicas.

El decodificador es uno de los dispositivos lógicos más utilizados. Se utiliza para construir varios dispositivos combinacionales.

Los cifradores y descifradores considerados son ejemplos de los convertidores de código más simples.

Convertidores de código

En general, son dispositivos diseñados para convertir un código en otro y, a menudo, realizan conversiones de código no estándar. Los convertidores de código se designan con X/Y.

Consideremos las características de la implementación del convertidor usando el ejemplo de un convertidor de código de tres a cinco elementos. Supongamos que es necesario implementar la tabla de correspondencia de códigos que se muestra en la Fig. 3.39.

Aquí N denota el número decimal correspondiente al código binario de entrada. Los convertidores de código suelen crear un circuito decodificador-codificador. El decodificador convierte el código de entrada en algún número decimal y luego el codificador genera el código de salida. El diagrama de un convertidor creado según este principio se muestra en la Fig. 3.40, donde se utiliza un codificador de diodo matricial. El principio de funcionamiento de dicho convertidor es bastante sencillo. Por ejemplo, cuando todas las entradas del decodificador son lógicas "O", entonces en su salida 0 aparece un "1" lógico, lo que lleva a la aparición de "1" en las salidas 4 y 5, es decir, la primera línea del código. Se implementa la tabla de correspondencia.


La industria produce una gran cantidad de cifradores, descifradores y convertidores de códigos, como un decodificador con luz estroboscópica 4×16 (K555IDZ), un convertidor de códigos para controlar una matriz de LED 7×5 (K155ID8), un convertidor de códigos para controlar un indicador de báscula (K155ID15), etc.

Los descifradores le permiten convertir un tipo de código binario en otro. Por ejemplo, convierta binario posicional en octal lineal o hexadecimal. La transformación se realiza según las reglas descritas en las tablas de verdad, por lo que construir decodificadores no supone ninguna dificultad. Para construir un decodificador, puedes usar las reglas.

decodificador decimal

Consideremos un ejemplo de desarrollo de un circuito decodificador de código binario a decimal. El código decimal generalmente se representa como un bit por dígito decimal. Hay diez dígitos en un código decimal, por lo que se requieren diez salidas de decodificador para mostrar un decimal. Se puede aplicar la señal de estos pines. En el caso más simple, simplemente puede firmar el dígito que se muestra encima del LED. La tabla de verdad del decodificador decimal se muestra en la Tabla 1.

Tabla 1. Tabla de verdad del decodificador decimal.

Entradas				Salidas
8	4	2	1	0	1	2	3	4	5	6	7	8	9
0	0	0	0	1	0	0	0	0	0	0	0	0	0
0	0	0	1	0	1	0	0	0	0	0	0	0	0
0	0	1	0	0	0	1	0	0	0	0	0	0	0
0	0	1	1	0	0	0	1	0	0	0	0	0	0
0	1	0	0	0	0	0	0	1	0	0	0	0	0
0	1	0	1	0	0	0	0	0	1	0	0	0	0
0	1	1	0	0	0	0	0	0	0	1	0	0	0
0	1	1	1	0	0	0	0	0	0	0	1	0	0
1	0	0	0	0	0	0	0	0	0	0	0	1	0
1	0	0	1	0	0	0	0	0	0	0	0	0	1

Los chips decodificadores se muestran en los diagramas de circuito de la Figura 2. Esta figura muestra la designación del decodificador decimal binario, el interno completo diagrama de circuito que se muestra en la Figura 1.

Figura 2. Designación gráfica de un decodificador decimal binario.

Exactamente de la misma manera, puede obtener un diagrama de circuito para cualquier otro decodificador (decodificador). Los esquemas más comunes son los descifradores octales y hexadecimales. Actualmente, estos decodificadores prácticamente no se utilizan para visualización. Básicamente, estos decodificadores se utilizan como componentes de módulos digitales más complejos.

Decodificador de siete segmentos

A menudo se utiliza para mostrar dígitos decimales y hexadecimales. Imagen indicador de siete segmentos y el nombre de sus segmentos se muestra en la Figura 3.

Figura 3. Imagen de un indicador de siete segmentos y el nombre de sus segmentos

Para mostrar el número 0 en dicho indicador, basta con iluminar los segmentos a, b, c, d, e, f. Para visualizar el número "1", se iluminan los segmentos b y c. Exactamente de la misma manera, puedes obtener imágenes de todos los demás dígitos decimales o hexadecimales. Todas las combinaciones de tales imágenes se denominan código de siete segmentos.

Creemos una tabla de verdad para un decodificador que le permitirá convertir un código binario en uno de siete segmentos. Deje que los segmentos se enciendan a potencial cero. Entonces, la tabla de verdad del decodificador de siete segmentos tomará la forma que se muestra en la Tabla 2. El valor específico de las señales en la salida del decodificador depende de la salida del microcircuito. Veremos estos diagramas más adelante, en el capítulo sobre visualización varios tipos información.

Tabla 2. Tabla de verdad del decodificador de siete segmentos

Entradas				Salidas
8	4	2	1	a	b	C	d	mi	F	gramo
0	0	0	0	0	0	0	0	0	0	1
0	0	0	1	1	0	0	1	1	1	1
0	0	1	0	0	0	1	0	0	1	0
0	0	1	1	0	0	0	0	1	1	0
0	1	0	0	1	0	0	1	1	0	0
0	1	0	1	0	1	0	0	1	0	0
0	1	1	0	0	1	0	0	0	0	0
0	1	1	1	0	0	0	1	1	1	1
1	0	0	0	0	0	0	0	0	0	0
1	0	0	1	0	0	0	0	1	0	0

De acuerdo con los principios de construir una tabla de verdad arbitraria a partir de una tabla de verdad arbitraria, obtenemos un diagrama esquemático de un decodificador de siete segmentos que implementa la tabla de verdad dada en la Tabla 2. Esta vez no describiremos en detalle el proceso de desarrollo. el circuito. El diagrama de circuito resultante del decodificador de siete segmentos se muestra en la Figura 4.

Titulares de la patente RU 2559705:

La invención se refiere al campo de la tecnología informática, la automatización y puede utilizarse en diversas estructuras digitales y sistemas de control automático, transmisión de información, etc.

En diversos sistemas informáticos y de control, se utilizan ampliamente decodificadores, implementados sobre la base de lógica transistor-transistor y emisor acoplado, que funcionan de acuerdo con las leyes del álgebra booleana y tienen dos estados lógicos de salida "0" y "1", caracterizados por potenciales bajos y altos. La arquitectura clásica del decodificador se ha publicado en artículos y libros, y se han producido microcircuitos comercialmente.

Un inconveniente importante de los decodificadores de esta clase es que sus elementos lógicos, que utilizan señales binarias potenciales, tienen una estructura de varios niveles, cuyo uso es imposible o ineficaz en los procesos tecnológicos modernos de bajo voltaje, así como la no linealidad de los modos de funcionamiento. de los elementos y la criticidad de los parámetros estructurales de los elementos lógicos y de las señales de entrada. En última instancia, esto conduce a una disminución en el rendimiento de los descifradores conocidos.

Como dispositivos de procesamiento información digital También se utilizan cascadas de transistores para convertir variables lógicas de entrada (corrientes), implementadas sobre la base de espejos actuales que implementan la función de procesamiento lógico de variables actuales de entrada.

Un inconveniente importante de los circuitos conocidos de esta clase es que no implementan la función de convertir dos señales de corriente de entrada, que tienen cuatro estados "00", "01", "10", "11", en cuatro señales de corriente de salida. . Esto no permite crear una base completa para herramientas de procesamiento de señales con variables actuales, que operen según los principios del álgebra lineal.

En los trabajos, así como en las monografías del coautor de esta solicitud, se muestra que el álgebra de Boole es un caso especial de un álgebra lineal más general, cuya implementación práctica en la estructura de dispositivos informáticos y de automatización lógica. de la nueva generación requiere la creación de una base de elementos especial, implementada sobre la base de la lógica con una representación interna de señales de dos valores y de múltiples valores, en la que el equivalente de una señal lógica estándar es un cuanto de corriente I 0. El dispositivo reivindicado “Decodificador 2 en 4” pertenece a este tipo de dispositivos lógicos y funciona con señales de corriente de entrada y genera una señal de corriente de salida.

El prototipo más cercano al dispositivo reivindicado es el dispositivo lógico “Decodificador 2 en 4”, presentado en la patente estadounidense 5742154, que contiene la primera 1 y la segunda 2 entradas lógicas del dispositivo, la primera 3, la segunda 4, la tercera 5, la cuartas 6 salidas lógicas de corriente del dispositivo, las primeras 7, las segundas 8 y las terceras 9 transistores de salida, cuyas bases se combinan y conectan a las primeras 10 fuentes de voltaje de polarización, las cuartas 11, las quintas 12 y las sextas 13 salidas de transistores de un tipo diferente de conductividad, cuyas bases se combinan y conectan a la segunda fuente de voltaje de polarización de 14, el emisor del primer transistor de 7 salidas está conectado al emisor del cuarto transistor de 11 salidas, el emisor del segundo transistor de 8 salidas es conectado al emisor del quinto transistor de 12 salidas, el emisor del tercer transistor de 9 salidas está conectado al emisor del sexto transistor de 13 salidas, las primeras 3 salidas lógicas de corriente del dispositivo están conectadas al colector de las primeras 7 salidas transistor, el segundo 4 la salida lógica actual del dispositivo está conectado al colector del tercer transistor de 9 salidas, el colector del cuarto transistor de 11 salidas está conectado al tercer 5 salida lógica actual del dispositivo, el colector del sexto 13 transistor de salida está conectado a la cuarta salida lógica de 6 corrientes del dispositivo, los primeros 15 y segundos 16 espejos de corriente se combinan con el primer 17 bus de fuente de alimentación, el tercer espejo de 18 corriente coincide con el segundo 19 bus de fuente de alimentación, un auxiliar fuente de corriente de referencia 20.

El objetivo principal de la invención propuesta es crear elemento lógico, que proporciona la decodificación del estado de dos variables lógicas de entrada y la formación de cuatro señales de salida en forma actual. En última instancia, esto permite aumentar el rendimiento de los dispositivos de conversión de información conocidos que utilizan el decodificador propuesto y crear una base elemental de dispositivos informáticos que funcionan según los principios del álgebra lineal multivalor.

El problema se resuelve por el hecho de que en el dispositivo lógico “Decodificador 2 en 4” (Fig. 1), que contiene la primera 1 y las segundas 2 entradas lógicas del dispositivo, la primera 3, la segunda 4, la tercera 5, la cuartas 6 salidas lógicas de corriente del dispositivo, las primeras 7, las segundas 8 y las terceras 9 transistores de salida, cuyas bases se combinan y conectan a las primeras 10 fuentes de voltaje de polarización, las cuartas 11, las quintas 12 y las sextas 13 salidas de transistores de un tipo diferente de conductividad, cuyas bases se combinan y conectan a la segunda fuente de voltaje de polarización 14, el emisor del primer transistor de 7 salidas está conectado al emisor del cuarto transistor de salida Y, el emisor del segundo transistor de 8 salidas está conectado al emisor del quinto transistor de 12 salidas, el emisor del tercer transistor de 9 salidas está conectado al emisor del sexto transistor de 13 salidas, las primeras 3 salidas lógicas de corriente del dispositivo están conectadas al colector de los primeros 7 transistor de salida, el segundo La salida lógica de 4 corrientes del dispositivo está conectada al colector del tercer transistor de 9 salidas, el colector del cuarto transistor de 11 salidas está conectado a la tercera salida lógica de 5 corrientes del dispositivo, el colector del el sexto transistor de 13 salidas está conectado a la cuarta salida lógica de 6 corrientes del dispositivo, los primeros 15 y segundos 16 espejos de corriente se combinan con el primer 17 bus de fuente de alimentación, el tercer espejo de 18 corriente, se combina con el segundo 19 bus de fuente de alimentación, una fuente de corriente de referencia auxiliar 20, se proporcionan nuevos elementos y conexiones: la primera 1 entrada lógica del dispositivo está conectada a la entrada del tercer 18 espejo de corriente, la segunda 2 entrada lógica del dispositivo está conectada a la entrada del primer 15 espejo de corriente, la primera 21 salida de corriente del primer 15 espejo de corriente está conectada a los emisores combinados del segundo 8 y quinto 12 transistores de salida y a través de una fuente de corriente de referencia auxiliar 20 está conectada al segundo 19 bus de suministro de energía, el segundo 22 salida de corriente del primer espejo de 15 corrientes conectada a los emisores combinados de los primeros 7 y cuartos 11 transistores de salida y conectada a la primera 23 salida de corriente del tercer espejo de 18 corrientes, el colector del segundo transistor de 8 salidas está conectado a la entrada del segundo espejo de 16 corrientes, cuya salida de corriente está conectada a los emisores combinados del tercer 9 y sexto transistores de salida de 13 y está conectada a la segunda salida de corriente de 24 del tercer espejo de 18 corrientes, y el colector del quinto espejo de 12 El transistor de salida está conectado al segundo bus de fuente de alimentación 19.

En la FIG. 1. En la FIG. La figura 2 muestra un diagrama del dispositivo reivindicado de acuerdo con el párrafo 1 de las reivindicaciones.

En la Fig. La figura 3 muestra un diagrama del dispositivo reivindicado de acuerdo con la cláusula 2, cláusula 3, cláusula 4 de las reivindicaciones.

En la Fig. 4 muestra un diagrama esquemático de la FIG. 3 en el entorno de modelado informático MS9 con la implementación específica de las principales unidades funcionales (espejos actuales, fuentes actuales de referencia).

En la Fig. La Figura 5 presenta los resultados de la simulación por computadora del circuito de la Fig. 4.

Dispositivo lógico “decodificador 2 por 4” fig. 2 contiene las primeras 1 y segundas 2 entradas lógicas del dispositivo, las primeras 3, segundas 4, terceras 5, cuartas 6 salidas lógicas de corriente del dispositivo, las primeras 7, segundas 8 y terceras 9 salidas de transistores, cuyas bases son combinados y conectados a la primera 10 fuente de voltaje de polarización, el cuarto 11, el quinto 12 y el sexto 13 transistores de salida de un tipo diferente de conductividad, cuyas bases están combinadas y conectadas a la segunda 14 fuente de voltaje de polarización, el emisor de la primera El transistor de 7 salidas está conectado al emisor del cuarto transistor de 11 salidas, el emisor del segundo transistor de 8 salidas está conectado al emisor del quinto transistor de 12 salidas, el emisor del tercer transistor de 9 salidas está conectado al emisor de el sexto transistor de 13 salidas, las primeras 3 salidas lógicas de corriente del dispositivo están conectadas al colector del primer transistor de 7 salidas, la segunda salida lógica de 4 corrientes del dispositivo está conectada al colector del tercer transistor de 9 salidas, el colector del cuarto transistor de 11 salidas está conectado a la tercera salida lógica de 5 corrientes del dispositivo, el colector del sexto transistor de 13 salidas está conectado a la cuarta salida lógica de 6 corrientes del dispositivo, los primeros 15 y los segundos 16 espejos de corriente coinciden con el primer bus de suministro de energía 17, el tercer espejo de corriente 18 coincide con el segundo bus de suministro de energía 19, fuente de corriente de referencia auxiliar 20. La primera entrada lógica del dispositivo está conectada a la entrada del tercer espejo de corriente 18, el la segunda 2 entrada lógica del dispositivo está conectada a la entrada del primer espejo de 15 corrientes, la primera 21 salida de corriente del primer espejo de 15 corrientes está conectada a los emisores combinados del segundo 8 y quinto transistores de 12 salidas y a través de una referencia auxiliar la fuente de corriente 20 está conectada al segundo 19 bus de suministro de energía, la segunda 22 salida de corriente del primer 15 espejo de corriente está conectada a los emisores combinados de los primeros 7 y cuarto 11 transistores de salida y está conectada a la primera 23 salida de corriente del tercero 18 espejo de corriente, el colector del segundo 8 transistor de salida está conectado a la entrada del segundo espejo de corriente 16, cuya salida de corriente está conectada a los emisores combinados del tercer 9 y sexto 13 transistores de salida y está conectado al la segunda salida de corriente 24 del tercer espejo de corriente 18, y el colector del quinto transistor de salida 12 está conectado al segundo bus de suministro de energía 19.

En la Fig. 3 de acuerdo con el párrafo 2 de las reivindicaciones, la primera 1 entrada lógica del dispositivo está conectada a la entrada del tercer espejo de corriente 18 a través de la primera etapa inversora adicional, realizada en forma de un primer espejo de corriente adicional 26, combinado con los primeros 17 buses de la fuente de energía.

En la Fig. 3 de acuerdo con el párrafo 3 de las reivindicaciones, el colector del cuarto transistor de salida 11 está conectado a la tercera salida lógica de corriente 5 del dispositivo a través de una segunda etapa inversora adicional, realizada en forma de un segundo espejo de corriente adicional 27, adaptado con el segundo bus de alimentación 19.

Además, en la FIG. 3 de acuerdo con el párrafo 4 de las reivindicaciones, el colector del sexto transistor de 13 salidas está conectado a la cuarta salida lógica de corriente 6 del dispositivo a través de una tercera etapa inversora adicional, realizada en forma de un tercer espejo de corriente adicional 28, adaptado con el segundo bus 19 de la fuente de alimentación.

Consideremos el funcionamiento del circuito decodificador propuesto con entradas y salidas de corriente (Fig. 2.

El decodificador de 2 a 4 implementa funciones bien conocidas:

donde A 0 , A ¯ 0 son señales directas e inversas en la entrada 1 del dispositivo de la Fig. 2,

A 1 , A ¯ 1 - señales directas e inversas en la entrada 2 del dispositivo de la Fig. 2.

Una característica de su implementación en álgebra lineal es el uso de la operación de diferencias truncadas para este propósito:

cuya tabla de verdad se proporciona a continuación

De la tabla se deduce que de cuatro posibles combinaciones de valores de variables de entrada, un solo valor de la función corresponde a solo una combinación correspondiente a la condición A 0 > A 1 . Al especificar variables de entrada directas e inversas en la tabla de verdad, es posible obtener un valor de función único correspondiente a cualquiera de las posibles combinaciones de valores de variables de entrada.

La aplicación de esta operación da como resultado la siguiente representación de las funciones lógicas del decodificador:

La implementación de estas operaciones se realiza de la siguiente manera.

Las señales de las variables de entrada A 0 y A 1 a través de las entradas lógicas 1 y 2 se suministran a los primeros 15 y terceros 18 espejos de corriente, con la ayuda de los cuales se multiplican las señales especificadas y se cambia su signo. En este caso, la señal A 0 se transmite en forma de corriente saliente (es decir, en forma de A 0) y, utilizando el tercer espejo de corriente 18, se convierte en una corriente entrante (es decir, en forma -A 0) , y A 1 se suministra en forma directa en forma de una corriente entrante (es decir, en la forma -A 1) y con ayuda del primer espejo de corriente 15 se convierte en una corriente de salida (es decir, en la forma A 1).

En el punto de conexión entre las salidas 22 del primer espejo de corriente 15 y 23 del tercer espejo de corriente 18, se implementa la operación A1-A0. La señal diferencial se suministra a los emisores combinados de los transistores 7 y 11, cuyos modos de funcionamiento están establecidos por las primeras 10 y segundas 14 fuentes de voltaje de polarización.

Si la señal de diferencia es positiva, es decir A 0 -A 1 >0, el transistor 7 está cerrado y el transistor 11 está abierto y se emite un cuanto de corriente entrante correspondiente a -(A 0 -A 1) = A 1 -A 0 en la salida 5, implementando la expresión (2) . Para cualquier otra combinación de valores de cuantos actuales, no habrá corriente en la salida 5.

Si A 0 -A 1 ≤0, entonces el transistor 7 está abierto y el transistor 11 está cerrado y en la salida 3 se emite un cuanto de corriente que fluye correspondiente a A 0 -A 1, implementando la expresión (3). Para cualquier otra combinación de valores de cuantos actuales, no habrá corriente en la salida 3.

En el punto de conexión entre la salida 21 del primer espejo de corriente y la fuente de corriente de referencia auxiliar 20, se resta A1-1. La señal diferencial se suministra a los emisores combinados de los transistores 8 y 12, cuyos modos de funcionamiento son establecidos por las primeras 10 y segundas 14 fuentes de voltaje de polarización. Si la señal de diferencia es positiva, es decir A 1 -1>0, el transistor 8 está cerrado y el transistor 12 está abierto. Si la señal de diferencia es menor o igual a cero, entonces el transistor 8 está abierto y el transistor 12 está cerrado.

En el primer caso, la señal que pasa por el transistor 12 está en cortocircuito a tierra. En el segundo caso, el cuanto de la corriente diferencial saliente A 1 -1 se convierte con la ayuda del tercer espejo de corriente 16 en el cuanto de la corriente saliente 1-A 1 y se resta del cuanto de corriente entrante -A 0. . La señal diferencial se suministra a los emisores combinados de los transistores 9 y 13, cuyos modos de funcionamiento están establecidos por las primeras 10 y segundas 14 fuentes de voltaje de polarización. Si la señal de diferencia es positiva, es decir El transistor 9 está cerrado y el transistor 13 está abierto. En este caso, se envía una señal diferencial (1-A 1)-A 0 a la salida 6, en forma de un cuanto de corriente que fluye, realizando la expresión (4). Para cualquier otra combinación de valores de cuantos actuales, no habrá corriente en la salida 4.

Detalles específicos de este dispositivo es la representación de las señales de salida en forma de cuantos de corriente entrante (en las salidas 3 y 4) y saliente (en las salidas 5 y 6). Para el caso en el que se necesiten todas las señales de salida en la misma dirección, el circuito decodificador mostrado en la FIG. 3. Su diferencia con el diagrama de la Fig. 2 es el uso de dos espejos de corriente adicionales 27 y 28, a cuyas entradas están conectados los colectores de los transistores 11 y 13, y las salidas son las salidas 5 y 6 del decodificador. Como resultado, todas las señales de salida están representadas por cuantos de corriente entrantes.

Como puede verse en la descripción anterior, la implementación del dispositivo "Decodificador 2 en 4" se lleva a cabo en forma de funciones lógicas estándar de acuerdo con las leyes del álgebra lineal formando una diferencia en cuantos actuales de 10. La implementación de Los elementos en los espejos actuales permiten en muchos casos reducir el voltaje de suministro, y dado que todos los elementos de este circuito funcionan en modo activo, lo que implica la ausencia de saturación durante el proceso de conmutación, lo que aumenta el rendimiento general del dispositivo. El uso de valores estables de cuantos de corriente I 0 , así como la determinación de la señal de salida por la diferencia de estas corrientes, garantiza que el funcionamiento del circuito dependa poco de factores desestabilizadores externos (desviación de la tensión de alimentación, efectos de radiación y temperatura, interferencias de modo común, etc.).

Mostrado en la FIG. 9, fig. 10, los resultados de la simulación confirman las propiedades indicadas de los circuitos propuestos.

Por lo tanto, las soluciones de circuito consideradas del dispositivo lógico "Decodificador 2 en 4" se caracterizan por una representación actual binaria de la señal y pueden usarse como base para dispositivos de computación y control que utilizan álgebra lineal, un caso especial de la cual es el álgebra de Boole. .

BIBLIOGRAFÍA

1. Patente US 6243319 B1, fig. 13.

2. Patente estadounidense 5604712 A.

3. Patente estadounidense 4514829 A.

4. Patente de EE. UU. 20120020179 A1.

5. Patente US 6920078 B2.

6. Patente US 6324117 B1, fig. 3.

7. Solicitud de patente US 20040018019 A1.

8. Patente estadounidense 5568061 A.

9. Patente US 5148480 A, fig. 4.

10. Brzozowski I., Zachara L., Kos A. Método de diseño universal de decodificadores n-a-2n // Diseño mixto de circuitos y sistemas integrados (MIXDES), 2013 Actas de la 20ª Conferencia Internacional, 2013. - P. 279 -284, figura. 1.

11. Subramanyam M.V. Teoría de conmutación y diseño lógico / Firewall Media, 2011. Segundo, - 783 c, Fig. 3.174.

12. Decodificador de líneas 2 a 4 SN74LVC1G139 [recurso electrónico]. URL: http://www.ti.com/lit/ds/symlink/sn741vc1g139.pdf.

13. Patente de EE.UU. 8159304, fig. 5.

14. Patente de EE.UU. nº 5977829, fig. 1.

15. Patente de EE.UU. nº 5789982, fig. 2.

16. Patente estadounidense n.º 5140282.

17. Patente de EE.UU. nº 6624701, fig. 4.

18. Patente estadounidense n.º 6529078.

19. Patente estadounidense n.º 5734294.

20. Patente estadounidense n.º 5557220.

21. Patente estadounidense n.º 6624701.

22. Patente RU nº 2319296.

23. Patente RU No. 2436224.

24. Patente RU No. 2319296.

25. Patente RU No. 2321157.

26. Patente estadounidense 6556075, fig. 2.

27. Patente estadounidense 6556075, fig. 6.

28. Chernov N.I., Yugai V.Y., Prokopenko N.N., et al. Concepto básico de síntesis lineal de estructuras digitales de valores múltiples en espacios lineales // 11º Simposio de pruebas y diseño Este-Oeste (EWDTS 2013). - Rostov del Don, 2013. - págs. 146-149.

29. Malyugin V.D. Implementación de funciones booleanas mediante polinomios aritméticos // Automatización y Telemecánica, 1982. No. 4. págs. 84-93.

30. Chernov N.I. Teoría básica síntesis lógica Estructuras digitales sobre el campo de los números reales // Monografía. - Taganrog: TRTU, 2001. - 147 p.

31. Chernov N.I. Síntesis lineal de estructuras digitales de ASOIU" // Tutorial. - Taganrog: TRTU, 2004 - 118 p.

1. Un decodificador de 2 por 4 que contiene la primera (1) y segunda (2) entradas lógicas del dispositivo, la primera (3), segunda (4), tercera (5), cuarta (6) salidas lógicas actuales del dispositivo. , el primer (7), el segundo (8) y el tercer (9) transistores de salida, cuyas bases están combinadas y conectadas a la primera (10) fuente de voltaje de polarización, el cuarto (11), el quinto (12) y el sexto. (13) transistores de salida de diferente tipo de conductividad, cuyas bases están combinadas y conectadas a la segunda (14) fuente de voltaje de polarización, el emisor del primer (7) transistor de salida está conectado al emisor del cuarto (11) ) transistor de salida, el emisor del segundo (8) transistor de salida está conectado al emisor del quinto (12) transistor de salida, el emisor del tercer (9) transistor de salida está conectado al emisor de la sexta (13) salida transistor, la primera (3) salida lógica de corriente del dispositivo está conectada al colector del primer (7) transistor de salida, la segunda (4) salida lógica de corriente del dispositivo está conectada al colector de la tercera (9) salida transistor, el colector del cuarto (11) del transistor de salida está conectado a la tercera (5) salida lógica de corriente del dispositivo, el colector del sexto (13) transistor de salida está conectado a la cuarta (6) salida lógica de corriente del dispositivo, el primer (15) y segundo (16) espejo de corriente coinciden con el primer (17) bus de fuente de alimentación, el tercer (18) espejo de corriente coincide con el segundo (19) bus de fuente de alimentación, la fuente de corriente de referencia auxiliar ( 20), caracterizado porque la primera (1) entrada lógica del dispositivo está conectada a la entrada del tercer (18) espejo de corriente, la segunda (2) entrada lógica del dispositivo está conectada a la entrada del primer (15) ) espejo de corriente, la primera (21) salida de corriente del primer (15) espejo de corriente está conectada a los emisores combinados del segundo (8) y quinto (12) transistores de salida y a través de una fuente de corriente de referencia auxiliar (20) está conectada al segundo (19) bus de suministro de energía, la segunda (22) salida de corriente del primer (15) espejo de corriente está conectada a los emisores combinados del primer (7) y cuarto (11) transistores de salida y conectado al primero ( 23) salida de corriente el tercer (18) espejo de corriente, el colector del segundo (8) transistor de salida está conectado a la entrada del segundo (16) espejo de corriente, cuya salida de corriente está conectada a los emisores combinados del tercer (9) y sexto (13) transistores de salida y está conectado al segundo (24) espejo de corriente, la salida del tercer (18) espejo de corriente, y el colector del quinto (12) transistor de salida está conectado al segundo (19) bus de alimentación.

2. El decodificador 2 por 4 de conformidad con la reivindicación 1, caracterizado porque la primera (1) entrada lógica del dispositivo está conectada a la entrada del tercer (18) espejo de corriente a través de la primera etapa inversora adicional, realizada en forma de un primer (26) espejo de corriente adicional, acoplado con el primer (17) bus de alimentación.

3. El decodificador 2 por 4 de conformidad con la reivindicación 1, caracterizado porque el colector del cuarto (11) transistor de salida está conectado a la tercera (5) salida lógica de corriente del dispositivo a través de una segunda etapa inversora adicional, realizada en la forma de un segundo (27) espejo de corriente adicional, acoplado al segundo (19) bus de alimentación.

4. El decodificador 2 por 4 de conformidad con la reivindicación 1, caracterizado porque el colector del sexto (13) transistor de salida está conectado a la cuarta (6) salida lógica de corriente del dispositivo a través de una tercera etapa inversora adicional, realizada en la forma de un tercer (28) espejo de corriente adicional, acoplado al segundo (19) bus de alimentación.

Patentes similares:

La invención se refiere a herramientas de codificación que utilizan un libro de códigos abreviado con reinicio adaptativo. El resultado técnico consiste en reducir la cantidad de información transmitida desde el lado receptor al lado transmisor.

La invención se refiere a tecnologia computacional, concretamente a la codificación de información de vídeo. El resultado técnico es aumentar la eficiencia de codificación y decodificación del flujo de bits de información de vídeo dividiendo los datos en capas de entropía.

La invención se refiere a un método para codificar una secuencia de números enteros, un dispositivo de almacenamiento y una señal que transporta dicha secuencia codificada, y un método para decodificar esta secuencia codificada.

La invención se refiere a un método de precodificación, así como a un sistema y método para construir un libro de códigos de precodificación en un sistema de múltiples entradas y múltiples salidas (MIMO).

La invención se relaciona con el campo de la tecnología en el que se utilizan señales digitalizadas, pudiendo usarse en dispositivos de comunicación, grabación, grabación, reproducción, conversión, codificación y compresión de señales, y sistemas de control automático.

La invención se refiere al campo de las telecomunicaciones, concretamente al campo de los dispositivos criptográficos y métodos para verificar la electrónica. firma digital(EDS). .

La invención se refiere al campo del procesamiento de señales digitales, en particular a la compresión de datos y la mejora de la codificación entrópica de secuencias de vídeo. El resultado técnico es aumentar la eficiencia y reducir la complejidad computacional de la codificación entrópica. Un método para procesar un flujo de datos que consta de una pluralidad de elementos sintácticos se basa en reemplazar elementos sintácticos cuyos valores tienen una alta probabilidad de ocurrencia por elementos sintácticos cuyos valores tienen una baja probabilidad. Se determina el contexto para el elemento sintáctico y se calcula la probabilidad de aparición de los valores de aquellos elementos sintácticos en el modelo de flujo de datos que tienen un contexto determinado. Reemplazar elementos sintácticos de un flujo de datos que tengan un contexto determinado, si la probabilidad calculada de aparición del valor del elemento sintáctico está por encima de un umbral determinado, por elementos sintácticos cuyos valores tengan una probabilidad baja. 3 n. y 10 salario archivos, 4 ill., 2 mesas.

La invención se refiere a la tecnología de la comunicación y está destinada a medir el espectro de señales acústicas de información. Resultado técnico: aumentar la precisión de la medición del espectro de señales acústicas de información, ampliar funcionalidad dispositivos vinculando valores espectrales instantáneos a segmentos de duración ajustable de una señal acústica temporal. Para ello, el método de medición del espectro utiliza la transformada discreta del coseno (DCT) en lugar de la transformada rápida de Fourier (FFT), lo que permite aumentar la precisión de la medición del espectro de señales acústicas aumentando la resolución, reduciendo la El nivel de los lóbulos laterales de la ventana se transforma en el espectro y reduce la oscilación de los componentes de estimación de amplitud espectral, y también permite reducir la duración de los segmentos de señal acústica en los que se mide el espectro instantáneo, mientras que en lugar de una, dos señales. (principal y adicional), y la señal acústica digital adicional es ortogonal a la principal, y también se vinculan los valores espectrales instantáneos medidos, módulo de espectro y característica de fase-frecuencia de la señal a tiempo-posición y duración- segmentos ajustables de la señal acústica temporal en la que se mide este espectro. 2 n.p. mosca, 8 enfermos.

La invención se refiere a Comunicación inalámbrica. El resultado técnico es una mayor inmunidad al ruido, confiabilidad y eficiencia de la comunicación, mientras que se puede reducir el consumo de energía. Para este propósito, el método incluye: el paso S1, en el que el dispositivo maestro genera un código de secuencia por medio de un codificador específico y transmite el código de secuencia a cada dispositivo esclavo continuamente durante un período de tiempo predeterminado de acuerdo con una solicitud de comunicación, en donde el El codificador específico es un registro de desplazamiento con comentario, realizado en un polinomio específico, cuyo orden y coeficientes están relacionados con la solicitud de conexión, mientras que todos los coeficientes y valores iniciales no son iguales a 0 al mismo tiempo; un período de tiempo predeterminado es mayor o igual a la suma del período de sueño y el período de detección del esclavo, constituyendo un ciclo de sueño y despertar; etapa S2, en la que el dispositivo esclavo recibe la porción continua del código de secuencia en el período de detección, decodifica el código de secuencia mediante un decodificador correspondiente al codificador y realiza una operación correspondiente de acuerdo con el resultado de la decodificación. 2 n. y 10 salario mosca, 5 enfermos.

La invención se refiere a la tecnología de la comunicación y está destinada a codificar y decodificar señales. El resultado técnico es un aumento en la precisión de la codificación y decodificación de señales. Un método de codificación de señales incluye obtener una señal en el dominio de la frecuencia según una señal de entrada; asignar bits predeterminados a la señal en el dominio de la frecuencia según una regla de asignación predeterminada; ajustar la asignación de bits a la señal en el dominio de la frecuencia cuando la frecuencia más alta de la señal en el dominio de la frecuencia a la que se asignan los bits excede un valor predeterminado; y codificar la señal en el dominio de la frecuencia de acuerdo con la asignación de bits para la señal en el dominio de la frecuencia. 4 n. y 16 salario volar, 9 enfermos.

La invención se refiere al campo de las telecomunicaciones y está destinada a proteger la información secreta transmitida. El resultado técnico es un alto nivel de seguridad de la información cifrada. Un método para cifrar información, que incluye la construcción de una tabla de correspondencias de caracteres y sus equivalentes en el espacio (00; FF) en el sistema numérico hexadecimal, generando una nueva tabla de correspondencias cambiando la tabla original, desplazando la tabla original, es decir. la cadena de coincidencias se desplaza según el número especificado de caracteres, codificando la información original y comprimiéndola al volumen deseado utilizando la tabla de codificación Unicode correspondiente. 2 mesas

La invención se refiere a codificación/descodificación. señal digital, que consta de bloques sucesivos de muestras. El resultado técnico es mejorar la calidad del audio codificado. La codificación implica aplicar una ventana de ponderación a dos bloques de M muestras consecutivas. En particular, dicha ventana de ponderación es asimétrica y contiene cuatro secciones separadas que se extienden secuencialmente a través de los dos bloques mencionados anteriormente, aumentando la primera sección durante el primer intervalo de tiempo, teniendo la segunda sección un valor de ponderación constante durante el segundo intervalo de tiempo, la tercera la sección disminuye con el tiempo, el tercer intervalo de tiempo y la cuarta sección tiene un valor de ponderación constante durante el cuarto intervalo de tiempo. 6 n. y 11 salario mosca, 10 enfermos.

La invención se refiere al campo. procesamiento digital señales, en particular a métodos de codificación-decodificación de imágenes de vídeo digitales. El resultado técnico es un aumento en la relación de compresión de las imágenes de video con una ligera disminución en la calidad de la imagen decodificada en relación con las imágenes que tienen una naturaleza de alta frecuencia del espectro de la señal. Se propone un método para codificar-decodificar imágenes de vídeo digitales. Según el método, durante el proceso de codificación, se agrega línea por línea un componente adicional de alta frecuencia al componente de baja frecuencia de la transformada wavelet para suavizar la función original, que se usa para la codificación, pero se suprime en el lado de decodificación. mediante el uso de un filtro de paso bajo. Además, la codificación se implementa utilizando una funcionalidad con dos objetivos: aumentar la relación de compresión de datos y mantener la calidad de la imagen decodificada, y las características del filtro decodificador se tienen en cuenta como una limitación de la comunicación en la etapa de codificación. 8 enfermos, 3 mesas.

La invención se refiere al campo de la tecnología de comunicación inalámbrica. El resultado técnico es mejorar la calidad de la comunicación suprimiendo la interferencia secuencial entre flujos de señales. El método de precodificación incluye: realizar un preprocesamiento de precodificación sobre una señal a transmitir, provocando el preprocesamiento un aumento en la potencia de la señal a transmitir; seleccionar un algoritmo de limitación de potencia según la regla de selección; realizar una operación de limitación de potencia en la señal preprocesada según el algoritmo de limitación de potencia seleccionado; y generar una señal precodificada según la señal de potencia limitada. Una realización de la presente invención describe además un dispositivo transmisor, un dispositivo receptor y un sistema de precodificación. En la presente invención, el efecto adverso ejercido por la operación de limitación de potencia en la transmisión de señales se puede reducir tanto como sea posible mientras se limita la potencia de transmisión utilizando la operación de limitación de potencia. 5 norte. y 12 salario mosca, 8 enfermos.

La presente invención se refiere al campo de la codificación y decodificación y está destinada a cuantificar vectores de envolvente de frecuencia. El resultado técnico es un aumento en la eficiencia de la cuantificación de los vectores de envolvente de frecuencia. El método incluye: dividir N envolventes de frecuencia en una trama en N1 vectores, donde cada vector en los N1 vectores incluye M envolventes de frecuencia; cuantificar el primer vector en N1 vectores usando un primer libro de códigos para obtener una palabra de código correspondiente al primer vector cuantificado, en el que dicho primer libro de códigos se divide en 2B1 secciones; determinar, según la palabra de código correspondiente al primer vector cuantificado, que el primer vector cuantificado está asociado con una iésima porción en las porciones 2B1 de dicho primer libro de códigos; determinar el segundo libro de códigos según el libro de códigos de la sección i; y cuantificar el segundo vector en N1 vectores basándose en dicho segundo libro de códigos. En realizaciones de la presente invención, las envolventes de frecuencia se dividen en una pluralidad de vectores de dimensiones más pequeñas de manera que la cuantificación vectorial se puede realizar en los vectores de la envolvente de frecuencia usando un libro de códigos con menos bits. 2 n. y 6 salario mosca, 3 enfermos.

El grupo de invenciones se relaciona con el campo de la codificación. El resultado técnico es aumentar la eficiencia de la compresión de datos. Un método para codificar datos de entrada (D1) incluye definir bloques de datos y/o paquetes de datos sustancialmente repetidos en al menos uno de los fragmentos de datos de entrada (D1), en donde los bloques de datos y/o paquetes de datos incluyen una pluralidad correspondiente de elementos, donde los elementos incluyen una pluralidad de bits; determinar si los elementos dentro de bloques de datos y/o paquetes de datos que se repiten sustancialmente son constantes, y/o determinar que elementos dentro de bloques de datos y/o paquetes de datos que se repiten sustancialmente están cambiando; codificar los elementos inmutables en datos codificados (E2) usando al menos un símbolo correspondiente o al menos un bit correspondiente que indica que no hay cambios en los elementos inmutables en comparación con sus elementos correspondientes en el bloque de datos de referencia y/o paquete de datos; y codificar los elementos modificados en datos codificados (E2). 6 n. y 28 salario mosca, 8 enfermos.

La invención se refiere a descifradores. El resultado técnico consiste en aumentar el rendimiento de los dispositivos de conversión de información que utilizan el decodificador inventivo. La primera entrada lógica del dispositivo está conectada a la entrada del tercer espejo actual, la segunda entrada lógica del dispositivo está conectada a la entrada del primer espejo actual, la primera salida actual del primer espejo actual está conectada al combinado emisores de los transistores de salida segundo y quinto y a través de una fuente de corriente de referencia auxiliar se conecta al segundo bus de suministro de energía, la segunda salida de corriente del primer espejo de corriente se conecta a los emisores combinados de los transistores de salida primero y cuarto y se conecta al primera salida de corriente del tercer espejo de corriente, el colector del segundo transistor de salida está conectado a la entrada del segundo espejo de corriente, cuya salida de corriente está conectada a los emisores combinados de los transistores de salida tercero y sexto y está conectada con el la segunda salida de corriente del tercer espejo de corriente, y el colector del quinto transistor de salida está conectado al segundo bus de suministro de energía. 3 salario mosca, 5 enfermos.